东北大学秦皇岛分校自动化工程系设计性报告第1页设计.DOCVIP

一、设计要求： 秒表的逻辑结构比较简单，它主要由显示译码器，分频器十进制计数器，报警器和六进制计数器组成，，整个秒表还需要有一个启动信号和一个归零信号，以便秒表随时随意停止及启动。 秒表有六个输出显示，分别为百分之一秒，十分之一秒，秒，十秒，分，十分，所以共有六个计数器一之对应，计数器的输出全部为BCD码输出，当计时达到60分钟后，蜂鸣器鸣响10声。 二、设计方案 四个十进制计数器，用来分别对百分之一秒，十分之一秒，秒和分，进行计数； 两个六进制计数器：用来分别对十秒和十分进行计数； 分频器：用来产生100MHZ计时脉冲； 显示译码器：完成对显示的控制。 硬件要求： 主EPM7128SLC84-15； 6位八段扫描公阴极数码显示管。二个按键开关（归零，启动）。 四、实验内容及步骤： 1、根据电路特点，可在教师的知道下用层次设计概念。将次设计分成若干模块，规定每个模块的功能和各模块之间的借口。让几个学生分做和调试其中之一，然后在将各模块合起来联试。以培养 学生之间的合作精神，同时加深层次化设计概念。 2、了解软件的元件管理深层含义，以及模块元件之间连接概念，对于不同目录下的同一设计，如何熔合。 3、适配分前后的仿真内容有何不同概念，仿真信号对象有何不同，让学生更深一步了解。熟悉CPLD设计的调试过程中手段的多样化。 4、按适配划分后的管脚定位，同相关功能块硬件电路接口连线。 5、所有模块全用VHDL语言描述。 五、实验连线 输入接口： 代表归零，启动信号RESET、START的管脚分别连接按键开关。 蜂鸣响信号的SPEAKER接蜂鸣器的输入。 代表计数始终信号CLK的管脚同2.5MHZ的时钟源相连。 输出借口：代表扫描显示的驱动信号管脚SEL2，SEL1，SEL0和A—G参照实验三十七的连法。 六、模块设计 实验源代码如下： 1.分频器代码： 将2.5MHz脉冲变成100Hz library ieee; use ieee.std_logic_1164.all; entity div is port(clr,clk: in bit;q: buffer bit); end div; architecture a of div is signal counter:integer range 0 to 12499; begin process(clr,clk) begin if (clk=1 and clkevent) then if clr=1 then counter=0; elsif counter=12499 then counter=0; q= not q; else counter=counter+1; end if; end if; end process; end a; 2.十进制计数器代码： 原理为加法计数器，计数十时由cout进位 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity count10 is port(clr,start,clk: in bit; cout: out bit; daout: out std_logic_vector(3 downto 0)); end count10; architecture a of count10 is signal temp:std_logic_vector(3 downto 0); begin process(clk,clr) begin if clr=1 then temp=0000; cout=0; elsif (clkevent and clk=1) then if start=1 then if temp=1001 then temp=0000; cout=1; else temp=temp+1; cout=0; end i