序列信号测器论文.docVIP

实验课程名称 序列信号检测器 姓名：殷富有 学号：G院系：Computer school 专业：微电子 实验目的 1.熟悉使用Verilog Hdl语言； 2.熟悉使用Modelsim、Design Compiler、Ise等工具； 3.掌握用Verilog Hdl语言实现状态机的方法； 4.利用状态机设计一个序列检测器。 二、实验要求 设计序列信号检测器，具体要求：当检出输入码流11011010时输出检出信号为1，否则为0，同时输出检出该码流的个数（最大计数值可不超过255，否则给出计数溢出信号为1，要求验证时输入码流来自Sequence.txt文件，在testbench中使用系统函数读入，并把输出的信息写入Outcome.txt文件，输出信息包括在什么时候，哪个码流，第几次被检测）。 三、实验原理 图3.1 序列检测器顶层原理图 序列检测器在数据通讯，雷达和遥测等领域中用与检测同步识别标志。它是一种用来检测一组或多组序列信号的电路，一旦检测到所需信号就输出高电平，这在数字通信领域有广泛的应运。 检测码设计步骤 首先，划分8个状态s0、s1、s2、s3、s4、s5、s6、s7；画出状态转换图如图3.2所示。 图3.2 检测码状态转换图 画出状态转换表如表3.3所示。 表3.3检测