LDMOS器件在ESD保护中应用.docVIP

LDMOS器件在ESD保护中应用 　　摘要： 本文针对LDMOS器件在ESD保护应用中的原理进行了分析，重点讨论了设计以及应用过程中如何降低高触发电压和有效提高二次击穿电流，结合实际工艺对器件进行参数优化，得到了承受4KV ESD电压的LDMOS器件。 　　 　　1 引言 　　 　　ESD（Electrostatic Discharge）现象对集成电路的可靠性造成了巨大威胁，利用片内半导体器件形成保护电路是提高ESD保护的重要手段[1]。一般的消费电子产品要求在人体放电模式（HBM，Human-Body Mode）下承受的ESD电压大于2KV。智能功率集成电路通常需要高低压器件兼容集成来实现，横向双扩散绝缘栅场效应晶体管（LDMOS，Lateral Double Diffused MOS Transistor）具有较高耐压，且与双极、CMOS低压工艺兼容，易于集成而被广泛应用于智能功率IC中。同时，LDMOS被广泛选用对高压通道进行ESD保护。本文利用双金属层、0.6μm 双极-互补MOS-双扩散MOS（BCD）工艺下的LDMOS来实现一块智能功率IC输出端口的静电保护，并成功通过测试，有效提高了芯片的可靠性。 　　 　　2LDMOS静电保护结构 　　 　　2.1 LDMOS结构及工作机理 　　BCD工艺中提供的对称LDMOS纵向剖面结构图如图1（b）所示，其中栅氧厚度为20nm，栅长为L，宽为W，版图上有效沟道长度为Leff，A为漏端接触孔到多晶硅栅的间距，B为源端掺杂到衬底高掺杂区P＋的间距。LDMOS器件与NMOS在ESD冲击下的工作都是利用了寄生横向NPN管的开启进行电流泄放，但两者结构上有一定的差别（如图1所示），这些差别影响了寄生NPN的开启条件。 　　这两种器件在ESD脉冲下的I-V曲线如图2所示。在NMOS器件的漏端加ESD正向脉冲后，漏端与P阱形成的反向PN结D1发生雪崩击穿。大量空穴通过P阱流向其高掺杂P＋区（衬底），形成的电流在阱的寄生电阻R1上产生压降。随着电流的增加，使压降达到PN结D2开启电压时，D2导通，寄生NPN管开启。NPN的发射极（即MOS的源端）存在大量电子，与空穴复合形成大的发射极电流Ie，根据NPN管击穿特性[1～3]，Ib∝（M－1）Ie，其中，Ib为寄生NPN基区电流，M为雪崩倍增因子，较小的M即可以维持Ib，集电极与基极间电压Vcb减小。此时，电流增加，产生Snapback现象。 　　同样，LDMOS结构在正向ESD脉冲下漏端N－漂移区与P－body区形成的结会发生雪崩击穿[4]，使寄生NPN开启进行电流泄放。但与NMOS相比较，LDMOS结构中多出了N－漂移区。其中的N－区的存在增大了器件的耐压和导通电阻，也造成LDMOS的Snapback触发电压远远大于NMOS[5]。当LDMOS发生雪崩击穿后，耗尽区产生的大电流需要经过N－区。假定发生雪崩击穿时N－区寄生电阻为Rd，则会产生Rd*Iav（Iav为雪崩击穿时的电流）的压降，使ESD的Snapback触发电压可能远远高于击穿电压，这样一来，就会出现输出级静电保护失效。 　　It2（二次击穿电流）是LDMOS在ESD条件下工作的一个重要参数，HBM模式下测量的器件能够承受的ESD电压可以用It2估算： 　　VESD＝It2×1500 　　其中1500为HBM模式模型中等效人体电阻，单位：Ohm。 　　LDMOS同NMOS一样，其It2与M、β(寄生NPN的电流放大系数)和衬底寄生电阻Rsub有关[6]。除此之外，It2的大小还与N－区到漏N＋的间距有关[7]，所以用LDMOS作为ESD器件时，需要做更多的考虑。 　　 　　2.2 等效保护电路 　　在IC正常工作条件下，LDMOS处于关断状态，不影响IC电路正常的输出，保护电路等效为图3所示。 　　每个端口ESD保护都需要有正负两个通道。当加正向ESD脉冲时，依上述的工作机理，寄生NPN管开启泄放电流。当加负脉冲时，漏端与P－body区形成的二极管D开启，进行电流泻放，电流泄放通道如图3虚线所示。 　　 　　2.3 应用过程中重要参数设置及物理实现 　　利用LDMOS结构实现ESD保护时，要降低触发电压，提高It2电流，就需要在物理实现过程中适当进行参数选取。当然，这对器件的Layout也提出了一定的要求。 　　2.3.1 物理实现的重要参数 　　根据现有的工艺条件，需要借助以上分析，对以下重要参数进行适当选取： 　　1） 有效沟道长度Leff（如图1中（b）影响到寄生NPN的β值。当增大Leff时，β减小，It2值会降低，且会增大寄生电阻R。增大R虽有利于减小触发电压，但不利于反向ESD脉冲下电流的泄放；Leff过小还会影响