半导体集成电路--CMOS静态门电路.ppt

二、或非门： Tn1 A C Tp2 Tn2 B Tp1 (1)当a，b=0，0 时，上拉管的等效导电因子：Keffp=K’p/2 A C B p n K’P/2 (2)当a，b=1，1时，下拉管的等效导电因子：Keffn=2K’n p n 2K’n (3)当a，b=1，0或0，1时，下拉管的等效导电因子：Keffn=K’n p n K’p 综合以上情况，在最坏的工作情况下，即：（1）、（3），应使： Keffp=K’p/2=Kp Keffn=K’n=Kn 即要求p管的沟道宽度比n管大5倍以上。 p n K’n p n K’p/2 两个N管 串联 1个P管 工作 作 业 2.计算题1复合逻辑门的驱动能力,为了保证最坏工作条件逻辑门的驱动能力要与标准反相器的特性相同,P管和N管的尺寸应如何选取。 1.画出O=A·B+C·D的CMOS组合逻辑门电路 。 * * 半导体 集成电路 第6章 CMOS静态逻辑门电路 A Out V DD GND B 内容提要 CMOS静态逻辑门：CMOS与非门或非门、复合门的构成 CMOS门电路的速度（延迟） CMOS门电路的功耗 CMOS静态组合逻辑门 1.CMOS与非门 C A B C=A·B A B C 0 0 1 0