半导体集成电路--时序电路.pptVIP

* * 在时钟信号到来后，输入信号应该保持的时间 维持（hold)时间:thold thold Thold=0 QM的值维持D的值，OK Thold0 只要QM的值维持D的值，OK * * 在时钟信号到来之后，输出信号发生变化所需时间 传输延迟时间:tc-q Volts tc-q(LH) tc-q(HL) * * 传输门主从（Master-Slave ）边沿触发寄存器的传输延迟 tc-q tpd-T3 tpd-I6 ∑ tc-q= tpd_inv + tpd_t * * 3.时钟重叠问题 CLK CLK A B (a) 电路结构 X D Q CLK CLK !clk clk 理想的时钟 !clk clk 非理想的时钟 时钟倾斜（skew) 1-1 overlap 0-0 overlap * * D clk X !clk !Q !clk Q clk B A P1 P2 P3 P4 I1 I2 I3 I4 （1）当Clk 和!Clk 同时为高时，A 点同时为D 和B 点驱动，造成不定状态 （2）当Clk 和!Clk 同时为高一段较长时间时，D 可以直接穿通经过主从触发器 （3）采用两相位不重迭时钟可以解决此问题，但时钟不重迭部分不能太长以免漏电时间过长引起出错 * * 4.两相时钟 D clk1 X clk2 !Q clk2 Q clk1 B A P1 P2 P3 P4 I1