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基于MAC单元低功耗低延时FIR滤波器设计与分析 　　摘 要： 乘法器在数字信号处理系统中承担了很重要的作用，而乘法器消耗相当大的功耗，因此有必要进行乘法器的低功耗研究。介绍一种基于乘法累加（MAC）单元的FIR滤波器的设计，其中乘法器利用基4华莱士树乘法器，加法器利用超前进位加法器，在优化整合之后，得到低延时低功耗FIR滤波器。实验证明，该文设计的FIR滤波器具有很小的延时与很低的动态功耗。 　　关键词： 有限冲激响应滤波器； MAC单元； 动态功耗； 延时 　　中图分类号： TN713?34 文献标识码： A 文章编号： 1004?373X（2016）16?0155?04 　　Abstract： The multiplier unit plays an important part in digital signal processing system， but it has considerable power consumption， so it is necessary to research the low?power consumption of the multiplier unit. A design of FIR filter based on multiplier and accumulator （MAC） is introduced. The multiplier uses the radix?4 Wallace tree multiplier， and the accumulator uses the carry lookahead adder （CLA）. After the optimization and integration， a low?latency and low?power consumption FIR filter was obtained. The experimental results show that the designed FIR filter has very low latency and dynamic power consumption. 　　Keywords： FIR filter； MAC unit； dynamic power consumption； time delay 　　0 引 言 　　有限冲激响应滤波器（FIR filter）被广泛地应用在信号处理和通信系统中，如信道均衡，降噪，雷达，音频处理，视频处理，生物医学信号处理和经济和金融数据的分析[1?2]。人们可以利用专用集成电路（ASICs），数据信号处理器（DSP）和现场可编程逻辑门阵列（FPGA）来实现FIR滤波器[3]。其中，专用集成电路是高性能应用的传统解决方法，它的处理速度很快，然而专用集成电路的设计成本高，以及上市时间慢，这些限制了它在某些领域中的应用[3?4]；DSP处理器虽然提供了较高的可编程性，但是顺序执行性质的架构对它们的吞吐量性能产生了不利的影响[3，5]。FPGA则在灵活性，设计成本，以及上市时间三者中得到很好的平衡，因此对于FPGA的应用日益普及[3]。 　　乘法器是数字信号处理系统的基本单元，例如在FIR滤波器系统就用到大量的乘法器，因此乘法器在FIR滤波器系统中承担了很重要的作用，然而乘法器消耗相当大的功耗，占用比较大的面积，并造成较长的延时[1]。因此，在低功耗FIR滤波器系统研究中，低功耗乘法器的研究与设计是很重要的一部分研究内容。本文的主要研究内容就是乘法器设计的优化，产生低功耗乘法器的解决方案。本文介绍基于乘法器与累加器（MAC）的FIR滤波器设计，其中，乘法器的结构是基4编码的华莱士树结构，加法器的结构是超前进位结构。在经过集成优化之后，能得到低延时低功耗的FIR滤波器。本文研究重点在于乘法器的体系架构跟算法的设计，主要目标是在低延时低功耗这一方面。 　　1 三种FIR数字滤波器的算法实现回顾 　　第一种是基于二进制补码系统（TCS）的数字滤波器的实现，这是实现FIR滤波器的基本算法。这种算法的优点在于：对于有符号二进制数，它的减法与加法的计算方法是一样的，最后只需要判断符号位，就能知道最终结果是正数还是负数。然而，这种方法没有进一步减少加法器的数目，因此需要很多的逻辑单元（LE）资源才能实现该算法，最终造成功耗较大[6?7]。第二种是利用余数系统（RNS）算法实现数字滤波器，余数系统将较大的整数分解成一系列较小的整数。因此将较大较复杂的整数计算分成较小较简单的整数计算，并且能独立地进行并行运算，不过这种算法的功耗仍然较高[8?9]。最后一种是基于MAC单元的FIR滤波器的设计实现，MAC结构的一大优点就是功耗低，通过利用Booth