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基于FPGA直接数字频率合成器DDS设计 　　[摘要]：文章根据DDS基本原理及结构，为了提高芯片运算速度，加大输出带宽，减小芯片规模从而提高可靠性和频谱纯度等，对DDS采用了优化设计。首先对相位累加器采用了流水线结构，加快了系统的运行速度；然后对波形ROM采用压缩内存的方法，节省了ROM的存储单元，从而降低了成本和能耗，最后给出了基于matlab仿真语言的波形仿真，并对合成波形进行了噪声分析。经过设计和测试, 可输出波形的范围在13.9MHz以内，证明了基于FPGA 的DDS 设计的可靠性和可行性。 　　[关键词]：FPGA；DDS；相位 　　中图分类号：TP 文献标识码：B 文章编号：1002-6908(2007)0120079-02 　　 　　1．DDS的基本原理 　　 　　直接数字频率合成器是一种全数字化的频率合成器，由相位累加器、波形ROM、数模转换器和低通滤波器构成，DDS技术具有频率分辨率高、频率切换速度快、频率切换时相位连续等优点。 　　 　　2.DDS的FPGA实现 　　 　　本设计所实现的目标器件功能特性如下： 　　(1) 生成具有可变频率的正弦波输出 　　(2) 累加器的字长L为32位,从而最小频率精度为32bit 　　(3) 用于寻址ROM的输出为10位,ROM的输出为9位 　　(4) 时钟频率为40MHz,则频率转换时间为25ns 　　 　　2.132位相位累加器的实现 　　相位累加器的工作速度直接影响到输出信号的最高频率 ,因此该模块最关键的问题是如何尽可能地提高相位累加器的工作速度[2]。传统的32位相位累加器直接采用32位串行加法器和寄存器设计而成。如果直接采用位数很高的加法器构成相位累加器，则加法器的延时将导致累加器运行速度降低。为了提高累加器的工作速度，本设计采用流水线的结构，它能显著地提高设计的运行上限。 　　在设计中把延时较大的组合逻辑块切割成多块延时大致相等的组合模块，在其间插入触发器或寄存器，使各级流水线在同一时钟信号clk作用下同步工作，但各级逻辑块处理的不是同一信号，从而使资源被优化利用，提高了设计速度。 　　累加器和寄存器(ROM地址产生单元)的工作原理如图1所示，由8位全加器和8位同步寄存器构成，相位累加器模块的主要功能是将8位同步寄存器送来的频率控制字进行累加，以产生寻址ROM的地址信号。在结构中对系统影响最大的是加法单元,最普通的加法单元是串行加法器。整个加法器的速度快慢取决于电路中全加器产生进位输出的速度，而且与全加器的个数成正比。因此为了增大系统频率，提高累加器的速度，本单元采用超前进位加法器(Carry Look Ahead, CLA)结构。超前进位加法器将串行进位改成了并行进位，使高低位进位同时产生，这样高位结果不再依赖地位进位。在各种加法器运算中，CLA加法器通常被认为是最快的加法器。 　　 　　2.2相位/幅度转换的设计 　　相位/幅度转换电路是DDS电路中的另一个关键部分，由前面分析可知，相位/幅度变换电路是比较难实现的电路，不仅要解决速度的问题，还要考虑节省资源的问题。如何有效利用FPGA的有限资源，是实现相位/幅度变换电路的最关键的一点。 　　在实际运用中，相位/幅度转换电路中的主要问题在于ROM的大小。ROM表的尺寸随着地址位数或数据位数的增加呈指数递增关系。ROM的地址位数address和数据位数越长，输出的精度就越高。但所占资源就越大。本设计采用对累加器进行了有选择的截断，并对ROM进行了合理的编码，有效的节省了资源。 　　在本设计中为节省ROM的空间，通常累加器的寄存器输出只有K+2位被用于频率合成，其余较低的M-（K+2）位则都被丢弃不用。在实际应用中，我们往往还希望进一步的节约ROM的占用，于是我们利用sin(x)函数的对称性。正弦信号在一个周期内对于 X轴是对称的 ,基于此可以将 ROM查找表减少至原来的 1/2,再利用半周期内的左右对称性, 又可以将 ROM 查找表减少至原来的1 /2, 因此通过一个正弦查找表的前 1 /4周期就可以变换得到整个正弦波周期查找表, 这样就节省了 3/4的资源。如图2所示。 　　 　　2.3滤波器的设计 　　本设计中，系统采样频率 40MHz，设计输出正弦信号频率上限为 16MHz。单频输出时，理想的频谱为一条单一谱线，但实际输出信号中必然有杂散分量存在。因此，我们采用巴特沃斯低通滤波器滤除噪声。 　　根据系统要求和实现上的可行性，确定滤波器参数如下：n=5,;并用MATLAB语言进行仿真。 　　 　　3.DDS输出结果的仿真 　　 　　使用Altera公司的MAX+plusII软件，利用VHDL语言编程，设End Time为100us，时