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基于DSP Builder带宽自适应全数字锁相环设计与实现 　　摘 要: 提出一种设计全数字锁相环的新方法,采用基于PI控制算法的环路滤波器,在分析模拟锁相环系统的数学模型的基础上,建立了带宽自适应全数字锁相环的数学模型。使用DSP Builder在Matlab/Simulink环境下搭建系统模型,并采用FPGA实现了硬件电路。软件仿真和硬件测试的结果证明了该设计的正确性和易实现性。该锁相环具有锁频速度快、频率跟踪范围宽的特点。同时,系统设计表明基于DSP Builder的设计方法可缩短设计周期,提高设计的灵活性。关键词:DSP Builder; 带宽自适应; PI控制; 全数字锁相环 　　中图分类号:TN402-34文献标识码:A 　　文章编号:1004-373X(2010)16-0001-04 　　 　　Design and Implementation of Adaptive Bandwidth All-digital 　　Phase-locked Loop Based on DSP Builder 　　LI Yong, ZHU Li-jun, SHAN Chang-hong 　　 (College of Electrical Engineering, Nanhua University, Hengyang 421001, China) 　　Abstract: A novel design method of all-digital phase-locked loop which adopts a loop filter based on PI (proportional-integra1) control algorithm is presented in this paper. The mathematical model of adaptive bandwidth all-digital phase-locked loop is established on the basis of the mathematical model analysis of analog phase-locked loop. The system model is built with DSP Builder in the Matlab/Simulink environment. The hardware circuit is realized with the FPGA. The correctness and achievability of the design are verified by the results of the software simulation and hardware test. The process of the design shows that the design method based on DSP Builder presented in this paper shortens the design cycle and improves the flexibility of the design. 　　Keywords: DSP Builder; adaptive bandwidth; PI control; all-digital phase-locked loop 　　收稿日期:2010-03-01 　　基金项目:湖南省科技厅资助项目(05GK3049) 　　 　　传统的数字锁相环设计在结构上希望通过采用具有低通特性的环路滤波,从而获得稳定的振荡控制数据。但是,在基于数字逻辑电路设计的数字锁相环系统中,利用逻辑算法实现低通滤波是比较困难的[1]。于是,出现了一些脉冲序列低通滤波计数电路,其中最为常见的是“N先于M”环路滤波器。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算[2-3],获得可控振荡器模块的振荡控制参数。脉冲序列低通滤波计数方法是一个比较复杂的非线性处理过程,难以进行线性近似,所以无法采用系统传递函数分析方法确定锁相环中的设计参数,以及进一步分析锁相性能[4]。在设计方法上多采用VHDL语言或者Verilog HDL语言编程完成系统设计,并利用EDA软件对系统进行时序仿真,以验证设计的正确性。该种设计方法就要求设计者对FPGA硬件有一定的了解,并且具有扎实的硬件描述语言编程基础。 　　本文采用一种基于比例积分(PI)控制算法的环路滤波器[5]应用于带宽自适应的全数字锁相环,建立了该锁相环的数学模型,并分析该锁相环的各项性能指标和设计参数之间的关系。利用DSP Builder直接对得到的锁相环数学模型在Matlab/Simulink环境