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基于FPGAEBPSK解调器实现① 　　[摘 要]介绍了EBPSK调制解调器的硬件结构,重点阐述了在FPGA中,用System generator 开发工具进行EBPSK解调器的设计和实现,并给出了相应的仿真波形。 　　[关键词]FPGA system generator EBPSK解调器 　　[中图分类号]TN791[文献标识码]A[文章编号]1007-9416(2009)11-0017-03 　　 　　1 EBPSK调制 　　 　　扩展的二元相移键控(EBPSK)是一种不对称相位调制技术,主要是利用了小角度调相和可变的跳变时间来紧缩发送频谱。其统一表达式定义[1]为: 　　“0”对应的调制波形 　　“1”对应的调制波形。 　　其中为码元宽度,为载波频率,为相位跳变持续时间。设码元时间内持续了N个载波周期,相位跳变时间内持续了个载波周期,则,。取K=2,N=20,A=B=1,,载波周期为1MHz时,“0” 和“1”对应的调制波形分别如图1所示。 　　 　　2 硬件系统结构及功能 　　 　　EBPSK调制解调器原理样机的硬件系统[2],采用FPGA芯片XC4VSX35和数字信号处理器(DSP)芯片TMS320DM6446作为主处理器。XC4VSX35是Xilinx公司Virtex 4系列中高密度高性能数字信号处理应用解决方案芯片,比上一代芯片速度提高了40%。XC4VSX35具有34560个逻辑单元,最大分布式RAM为240Kb(60KB)和内部Block RAM模块具有192×18Kb。针对数字信号处理,XC4VSX35内部有192个可工作在500MHz下的XtremeDSP Slice。而TMS320DM6446为TI推出的高性能数字媒体处理器,用于完成外围设备的配置,包括配置数模转换器(DAC)和模数转换器(ADC)的工作模式及采样速率,配置外部编解码器(Codec)接口和采样速率等。TMS320DM6446与XC4VSX35之间使用16位数据总线连接,可以双向传送数据。DAC5687和ADS5500为TI公司针对3G通信推出的高速DAC和ADC芯片,DAC5687为16位、最大转换速率为500MSPS,且为双路;ADS5500为14位、最大采样速率为125MSPS,为单路。 　　整体硬件系统框图如图2所示,调制与解调主要由XC4VSX35完成。在调制端,XC4VSX35接收到数据端口的发送数据,将“0”和“1”码元分别调制为相应的信号波形样本后,通过FPGA的外部I/O端口发送给DAC,经DAC5687高速插值和转换为模拟的EBPSK信号波形后,再经过射频(RF)发送单元模拟上变频为RF信号由天线发射。在解调端,将接收天线接收到的RF信号,经模拟下变频及带通滤波后变换为30MHz的中频(IF)信号,再由ADS5500转换为数字信号,送给XC4VSX35进行预处理和解调滤波器后,进行同步和判决。 　　 　　3 解调器的实现 　　 　　Xilinx公司的FPGA开发使用ISE套件,本文采用的是ISE 9.02i和System generator for DSP[3]9.02i开发环境。 　　如图3所示,解调器框图分为3个部分,即解调滤波和预处理、位同步提取和积分判决。本文中的EBPSK信号取,,,采样频率,。 　　3.1 解调滤波和预处理 　　接收到的EBPSK调制信号经过数字冲激滤波器后,对幅度取绝对值,得到的波形如图4(a)所示。该波形并不规整,需要在送入数字锁相环之前对该波形进行预处理。预处理过程包括低通滤波、整流和延时,低通滤波用来取波形的包络,整流是将包络规整化,得到较为规整的码元波形,经延时后,得到规整的码元波形如图4(b)所示。 　　3.2 数字锁相法提取位同步 　　数字通信系统中,为了在准确的判决时刻对接收码元进行判决,以及对接收码元能量正确积分,必须得知接收码元的准确起止时刻[4],这个与发送时钟同频同相的本地时钟的获取过程称为位同步。 　　位同步的方法有插入导频法(外同步法) 和直接法(自同步法)2种,插入导频法是在发送有用信号的同时,在适当频率位置上插入一个或多个称为导频的正弦波;直接法则不需要专门的导频,而是设法在接收信号中直接提取同步信号。直接法又分为滤波法和锁相法2种。 　　本文选用数字通信中较常使用的数字锁相法[5],其原理框图如图5所示,由晶振、分频器、相位比较器和控制器所组成。其中控制器包括图中的扣除门、附加门和“或门”。晶振产生的信号经整形电路变成周期性的脉冲后经控制器再送入分频器,输出位同步脉冲。若接收码元的速率为F(波特),则要求位同步脉冲的频率为F(Hz),晶振的振荡频率要设计为(Hz),由晶振输出经整形得到重复频率为(Hz)的