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芯片版图面积设计优化 　　在集成电路技术发展越来越快、集成电路市场竞争越来越激烈的今天，如何降低芯片制造成本，是各个芯片设计公司关心的头等大事。而对于芯片设计工程师来说，芯片面积的优化和估算已经成为降低芯片制造成本的重要课题。 　　影响芯片面积的因素有很多方面，有系统设计的问题，有Verilog代码编写风格的问题，有综合时约束条件设置的问题，有工艺制造厂商（Foundry）提供的工艺线宽的问题。由于篇幅有限，我们不想讨论集成电路设计的前端(Frontend)和工艺对芯片面积的影响，而只考虑后端（Backend）设计过程中的一些问题。因此，我们假定使用HHNEC0.25um的工艺，同时前端网表（Netlist）已经确定，而且不考虑由于标准单元高度不同所造成的特殊布局，只讨论在2.5V单电源条件下，芯片布局和布线对芯片版图面积的影响。 　　 　　一、关于芯片布通利用率 　　 　　 　　在我们设计的芯片当中通常包括一些硬IP，它们的形状、大小都已经确定，形状一般为长方形，因此又称其为硬块（Block）。我们在布局（Floorplan）时，首先，将这些硬块紧密摆放在合适的位置(一般放在芯片的外围区域)，其它的一些由标准单元（Standcell）构成的逻辑电路象沙石一样填补这些硬理会的剩余的区域，如图1。由于单个标准单元面积比较小，形状组合比较随意，插放在硬之间，可以充分利用硬块之间空隙，大大节省了芯片面积。图中白色长方形为芯片要用到的各种硬，中间深色部分为逻辑电路经过布局布线所占到的形状和面积。 　　 对于芯片版图设计来说，硬块的面积已经确定了，要想减小芯片面积就是通过使标准单元尽可能塞满硬Block之间的空隙，尽可能的提高芯片面积利用率来实现的。但是，不单单这些逻辑电路的标准单元要放得下，还应该使这些单元之间的节点连线也能够布通，我们通常将这种标准单元放得下，连线布得通时，标准单元自身总面积与标准单元实际占用的总面积的比率称为布通利用率。只有这个数值才有可能真正影响芯片的最终面积。在确定网表和硬Block面积的条件下，布通利用率这个值越高，说明芯片面积的利用率越高，芯片的面积就会越小。因此，要追求芯片面积最小的目标，就要在进行芯片版图的设计时，经过反复多次布局、布线，寻找到最高布通利用率的那种布局方式。如何获得最高的布通利用率，以便减小芯片面积？我们从版图形状和布线资源两个角度来进行讨论。 　　 　　 　　1.逻辑电路的版图形状对布通利用率的影响 　　我们采用了一个单元数为8577个，节点为9366个的纯逻辑电路进行试验，逻辑电路使用的标准单元自身总面积为0.362mm2。采用4层金属布线，标准单元为头顶头的无通道放置方法。利用Cadence的Encounter布线器工具。我们实验了5种不同版图形状，它们的布线区域高宽比（ratio）分别为0.2、0.5、1、2、5（见图2），最后得到的布通利用率结果见表1。 　　经过对表1中各种情况布通利用率的比较发现，布线区域越接近于正方形，布通利用率越高；布线区域越狭长，布通利用率越低。这是因为，对于某种工艺来说，通常金属的布线方向是固定好了的，比如metal1、matal3、metal5为水平布线，metal2、metal4为垂直布线。在我们的设计中就采用了这种方式。在正方形（高宽比=1）的区域内，布线的水平和垂直方向的金属走线得到了充分的利用，因此布线的效率最高；而在狭长区域内（高宽比1或高宽比1）的布线，要么是水平方向上金属走线资源不足，要么是垂直方向上走线资源不足，金属走线的资源都会对芯片版图面积的利用率有或多或少的影响，最终使布通利用率下降。 　　 　　 然而，在实际的芯片布局布线过程中，不会出现这么完美的正方形或长方形状。布线区域通常被挤成很不规则的形状（如图1的黑色区域）。不规则的形状越多，占用的走线资源越大，布通利用率通常会下降。而且，尽量不要使布线区域做成哑铃的形状，这样中间的瓶颈区域会更耗费走线资源，使布通利用率进一步下降，芯片面积进一步增加。 　　 　　 2. 布线资源对布通利用率的影响 　　在表1中，我们会发现，布线区域高宽比（ratio）为0.5和2、0.2和5布线区域形状相同，但会有相差很大的布通利用率，这又是为什么呢？以高宽比为0.2和5的情况为例，在高宽比=0.2，即图（A）中情况时，水平方向由mata1、metal3走线；垂直方向由metal2、4走线，而一般情况，水平方向的metal1走线资源被标准单元内部走线占用，水平方向只剩下metal3。而且(A)的水平宽度远远大于(E)的水平宽度，这就增加了对水平布线资源的要求。在这种要求不能得到满足的时候，布通利用率下降，芯片版图面积增加。 　　 　　 同时，我们又对同样的