IntelStratix10器件设计指南.PDFVIP

  1. 1、原创力文档(book118)网站文档一经付费(服务费),不意味着购买了该文档的版权,仅供个人/单位学习、研究之用,不得用于商业用途,未经授权,严禁复制、发行、汇编、翻译或者网络传播等,侵权必究。。
  2. 2、本站所有内容均由合作方或网友上传,本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺!文档内容仅供研究参考,付费前请自行鉴别。如您付费,意味着您自己接受本站规则且自行承担风险,本站不退款、不进行额外附加服务;查看《如何避免下载的几个坑》。如果您已付费下载过本站文档,您可以点击 这里二次下载
  3. 3、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等,请点击“版权申诉”(推荐),也可以打举报电话:400-050-0827(电话支持时间:9:00-18:30)。
  4. 4、该文档为VIP文档,如果想要下载,成为VIP会员后,下载免费。
  5. 5、成为VIP后,下载本文档将扣除1次下载权益。下载后,不支持退款、换文档。如有疑问请联系我们
  6. 6、成为VIP后,您将拥有八大权益,权益包括:VIP文档下载权益、阅读免打扰、文档格式转换、高级专利检索、专属身份标志、高级客服、多端互通、版权登记。
  7. 7、VIP文档为合作方或网友上传,每下载1次, 网站将根据用户上传文档的质量评分、类型等,对文档贡献者给予高额补贴、流量扶持。如果你也想贡献VIP文档。上传文档
查看更多
® ® Intel Stratix 10 器件设计指南 订阅 S10-GUIDELINES | 2018.05.07 反馈 官网最新文档:PDF | HTML 内容 内容 ® ® Intel Stratix 10 器件设计指南4 设计流程 4 系统规范 5 设计规范6 IP 选择6 Platform Designer 7 器件选择 7 器件类型7 PLL 和时钟布线8 逻辑、存储器和乘法器密集度 8 I/O 管脚数、LVDS 通道和封装形式 9 速度等级9 纵向器件移植10 系统和电路板早期规划10 早期功耗评估11 散热管理和设计12 散热管理的温度传感 12 电压传感器 13 器件配置规划13 片上调试规划17 电路板设计的管脚连接考量 19 器件上电 19 电源管脚连接和供电电源20 配置管脚连接22 板级相关的 Intel Quartus Prime 设置 24 信号完整性考量25 板级仿真和高级I/O 时序分析27 I/O 与时钟规划 27 FPGA 管脚约束 27 早期管脚规划与I/O 约束分析28 I/O 特性与管脚连接29 时钟和PLL 选择 32 PLL 功能指导33 时钟控制功能34 I/O 同步开关噪声 34 设计输入 35 设计建议 35 使用IP 核35 重配置36 建议的HDL 编码风格36 设计实现、分析、优化和验证36 选择综合工具37 器件资源利用报告 37 Intel Quartus Prime 消息38 ® ® Intel Stratix 10 器件设计指南 2 内容 时序约束和分析38 面积与时序优化39 保持性能并减少编译时间40 使用 Intel Hyperflex™ 进行设计 41 仿真41 功耗分析 42 功耗优化 42 Intel Stratix 10 器件设计指导文档修订历史45

文档评论(0)

***** + 关注
实名认证
文档贡献者

该用户很懒,什么也没介绍

1亿VIP精品文档

相关文档