友谊地久天长乐自动播放器.docVIP

课 程 设 计 课程设计名称： EDA课程设计 专 业 班 级 电科0901 学 生 姓 名 ： 学 号 ： 指 导 教 师 ： 焦素敏 课程设计时间： 2012-2-20～2012-3-3  电子信息科学与技术专业课程设计任务书 学生姓名 专业班级 电科0901 学号 题 目 《友谊地久天长》乐曲自动播放器 课题性质 工程设计 课题来源 自拟课题 指导教师 焦素敏 同组姓名 主要内容 用FPGA设计实现乐曲《友谊地久天长》的自动演奏电路。 任务要求 （1）根据设计题目要求编写相应程序代码 （2）对编写的VHDL程序代码进行编译和仿真 （3）利用实验箱完成硬件验证 （4）总结设计内容，完成课程设计说明书 参考文献 [1]曹昕燕. EDA技术实验与课程设计.北京： 清华大学出版社，2004年 [2]焦素敏. EDA 应用技术 . 北京： 清华大学出版社,2005年 [3]焦素敏. EDA 课程设计指导书 . 河南工业大学，2008年 [4]黄智伟. FPGA系统设计与实践. 电子工业出版社，2005年 [5]刘昌华. 数字逻辑EDA设计与实践. 国防工业出版社，2005年 审查意见 指导教师签字：焦素敏 教研室主任签字：张庆辉 2012年 2月 20日 说明：本表由指导教师填写，由教研室主任审核后下达给选题学生，装订在设计（论文）首页 1 设计任务及要求 本系统是利用硬件描述语言VHDL的设计思想设计的一个，该系统基于计算机中时钟分频器的原理，采用自顶向下的设计方法来实现用硬件描述语言VHDL按模块化方式进行设计，然后进行编程、时序仿真、。 2设计原理及总体框图 该实验由三个模块组成，FENPIN模块将12HZ的时钟信号分为4HZ，为paia模块提供时钟，paia模块控制每个音的长短，fana模块产生不同的音高，从而达到播放音乐的目的。 3 程序设计 该设计共分为三个模块： （1）FENPIN模块该模块输入12MHz的时钟，输出4MHz的时钟，实现给paia 模块提供时钟。程序如下 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FENPIN IS PORT(CLKIN:IN STD_LOGIC; CLKOUT:OUT STD_LOGIC); END ENTITY FENPIN; ARCHITECTURE ART OF FENPIN IS SIGNAL Q:INTEGER RANGE 0 TO 2; SIGNAL CLK:STD_LOGIC; BEGIN PROCESS(CLKin) IS BEGIN IF(CLKinEVENT AND CLKin=1) THEN if(Q=2) then Q=Q+1; CLK=NOT CLK; ELSE Q=Q+1; END IF; END IF; END PROCESS; CLKOUT=CLK; END ARCHITECTURE ART;  （2）模块PAIA控制每一个音的长短，送初值给FANA模块，从而控制音高。音符的持续时间必须根据乐曲的速度以及每个音符的节拍数决定，因此此模块的功能也就是为FANA 提供决定所发音的分频预置值，而此数在FANA输入口停留时间即为此音节节拍值。 library ieee; use ieee.std_logic_1164.all; entity paia is port(clk:in std_logic; q:out integer range 0 to 10204); end paia; architecture pai_arc of paia is begin process(clk) variable cnt1:integer range 0 to 1500000; variable cnt2:integer range 0 to 8; variable n:integer range 0 to 45; begin if clkevent and clk=1 then if cnthen cnt1:=cnt1+1;