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例子: 异步复位24进制计数器 wire clk, enb, rstn;reg [4:0] q;always @( posedge clk or negedge rstn ) begin　　　　if( !rstn )　　　　　q = 5’h0;　　　　else begin　　　　　if( enb )begin　　　　　　if( q 5’h17 );　　　　// 10进制为5d23　　　　　　　q = q + 5h1; 　　　　　　　　　　　　else　　　　　　　q = 5h0; 　　　　　　　　　　end　　　　end　　　end 注意！！！ 时序电路的设计，最好将异步复位动作限定在对寄存器进行初始化set/reset时。特别是电源开启和复位时需要进行初始化的F/F.除此以外的复位信号最好采用同步设计。这是同步设计中基本的基本。异步设计大量出现时，逻辑综合后的timing设计将会变的非常复杂，绝对应该避免。 各种时序电路描述举例 module JK_FF( ck, j, k, q, rn, sn );input　ck, j, k, rn, sn;output q;reg　　q;　 always @( posedge ck or negedge rn or negedge sn ) begin　　if( !rn )　　　q = 1