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深亚微米下ASIC后端的设计及实例 　　摘要：本文通过对传统大规模集成电路设计流程的优化，得到了更适合于深亚微米工艺集成电路的后端设计流程，详细介绍了包括初步综合、自定义负载线的生成、版图规划、时钟树综合、静态时序分析等，并通过前端和后端设计的相互协作对大规模集成电路进行反复优化以实现设计更优。并基于ARTISAN标准单元库，以PLL频率综合器中可编程分频器为例，在TSMC 0.18μm CMOS工艺下进行了后端设计，最后给出了可编程分频器的后仿真结果、芯片照片和测试结果，芯片内核面积1360.5μm2，测试结果表明设计符合要求。 　　关键词：深亚微米，后端设计，标准单元，自定义线负载模型 　　 　　1 引言 　　 　　随着集成电路工艺与设计技术的不断发展，半定制设计方法得到迅速发展和应用。相对于全定制设计方法，标准单元设计方法把芯片设计从繁杂的晶体管设计中解放出来，大大降低了芯片设计的复杂度，缩短了芯片的上市时间，降低了设计成本[1]。 　　然而，随着深亚微米工艺的出现，电路规模的不断扩大和电路速度的不断提高使得传统的前端和后端相互分离的设计方法已不能满足芯片设计的要求；需要在后端设计过程中将相应的后端设计数据及时返标到综合工具中对设计实现进一步优化，建立比综合库提供的线负载模型更贴合设计本身自定义线负载模型，以实现设计的更精确优化，最终满足设计要求。 　　本文通过后端信息的返标、生成适用于具体设计的自定义线负载模型等方法，优化了传统大规模集成电路设计方法，得到了适用于深亚微米工艺下集成电路的后端设计流程，并介绍了初步综合、自定义负载线的生成、版图规划、时钟树综合、静态时序分析等后端设计关键步骤，通过前后端协同设计以实现设计更优；并以用于WLAN 802.11a 收发信机的PLL频率综合器中可编程分频器为例，基于ARTISAN标准单元库，在TSMC 0.18μm CMOS工艺下进行了设计，实现了应用于WLAN 802.11a 的频率综合方案。 　　 　　2 深亚微米后端设计流程 　　 　　传统的大规模集成电路设计流程中，逻辑综合之后的步骤都属于后端设计，而且前后端设计是相对独立的。在深亚微米工艺中，数字集成电路设计流程如图1所示，可以发现在逻辑综合之后增加了3个步骤(如阴影所示)用于生成自定义的负载模型，然后才是详细综合。而且在属于后端设计的布图规划、详细布线、时序分析和电路参数提取与Spice仿真等阶段都可以根据需要将提取的相关信息返标到前端设计中，重新进行代码优化和逻辑综合，从而使得前端设计和后端设计能够相互协作，提高设计效率和电路性能。 　　 2.1 逻辑综合 　　 逻辑综合是在综合库给出的线负载模型(wire-load model)下对得到的行为级HDL网表通过时序、面积、功耗等的约束进行综合，以得到符合要求的门级网表。在深亚微米IC设计中，时序约束显得尤为重要，延迟模型包括（1）线延时模型和（2）线负载模型。 　　线延时模型由斜坡延时Ds、本征延时DI、传输延时DT和连线延时DC组成。这些延时被分为单元内部延时和连线延时两类，不同的静态时序分析工具会采用不同的划分方法。最常用的延时输出文件为SDF(Standard Delay File)。在SDF文件内，使用IO Path和INTERCONNECT Path两种参数表示单元内部延时和连线延时两种延时；线负载模型通过统计数据估算负载扇出和连线长度间的关系来估算芯片中连线数据。线负载模型通常是查找表结构，如果表内没有包含需要的扇出数据，综合工具往往使用线性插值法得到相应的连线长度。通常情况下，标准单元库提供几种缺省的简单线负载模型，用户可以通过估计自己设计的芯片规模来选用相应的缺省模型。例如，图2所示为深亚微米设计中得到的自定义线负载模型曲线，可以看出电容、电阻、面积、线长的数据和扇出值并不成线性关系。 　　 　　 2.2自定义线负载模型生成 　　综合库提供的线负载模型并不准确，因此，设计深亚微米数字集成电路时应该使用较为精确的自定义线负载模型，以减少迭代次数。通过进行一次快速的布局布线，将布局布线信息返标到Design Compiler(DC)，进而生成自定义线负载模型，这种为了得到自定义线负载模型而进行的综合和布局布线过程称为初步综合和初步布局布线。一旦将初步布局布线得到的延时信息和线负载信息返标到DC后，使用create_wire_load命令就可以生成自定义的线负载模型。设定好了线负载模型，综合工具即可根据用户所加的约束条件对设计进行优化，通过约束条件的合理设置，综合出满足要求的门级网表，即详细综合。考虑到后端布局布线，在详细综合时可以将时钟、输入输出等约束条件紧缩10%左右。 　　 　　 2.3 布图规划 　　P/