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design and clock constraints 例如：Set_clock_skew –uncertainty 0.5 CLK design and clock constraints Pre-layout时钟DC 命令介绍: 估计时钟树的延时和抖动，DC命令如下: create_clock –period 40 –waveform {0 20} CLK Set_clock_skew –delay 2.5 –uncertainty 0.5 CLK Set_clock_transition 0.2 CLK set_dont_touch_network CLK set_drive 0 CLK 考虑到layout后时钟网络的变化可若下设置时钟skew： set_clock_skew –delay 2.5 –minus_uncertainty 2.0 –plus_uncertainty 0.2 CLK –minus_uncertainty用于setup-time的计算， –plus_uncertainty 用于hole-time的计算. 一个cell的delay使根据input signal的斜率和output pin的电容负载决定，对于时钟信号，因为clock network的