EA期末考试题04.docVIP

EDA期末考试试题及答案 -X单项选择题：（20分） 下列那个流程是正确的基于EDA软件的FPGA/ CFLD设计流程：B 原理图/HDL文本输入一适配一综合一功能仿真一编程下载一硬件测试 原理图/HDL文本输入一功能仿真一综合一适配一编程下载一硬件测试 原理图/HDL文本输入一功能仿真一综合一编程下载一一适配硬件测试； 原理图/HDL文本输入一功能仿真一适配一编程下载一综合一硬件测试 综合是EDA设计流程的关键步骤，综合就是把抽象设计层次中的一种表示转化成另一种表示的过程；在 下而对综合的描述中， 是错误的，C 综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件； 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束； 综合是纯软件的转换过程，与器件硬件结构无关； 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不 是唯一的。 CPLD的可编程是主要基于什么结构：。D 查找表（LUT）； ROM可编程； PAL可编程； I）.与或阵列可编程； IP核在EDA技术和开发中具有十分重要的地位，以HDL方式提供的IP被称为：。C 固 IP; 软 IP; 都不是； 流水线设计是一种优化方式，下列哪一项对资源共享描述正确_。C 面积优化方法，不会有速度优化效果 速度优化方法，不会荇面积优化效果 而积优化方法，可能会有速度优化效果 速度优化方法，可能会有面积优化效果 在VHDL语言中，下列对时钟边沿检测描述中，错误的是 。D if elk’ event, and elk 1 * then if falling一edge（elk） then if elk’ event and elk = ‘0’ then if elk’ stable and not elk = ‘1’ then 状态机编码方式中，其中 占用触发器较多，但其实现比较适合FPGA的应用C a.状态位趙输出醐码 顺序编码■ TOC \o 1-5 \h \z -位細编码 、 以上都不是 子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化），以及提高运行速 度（即速度优化）；指出下列那种方法是速度优化 。A 流水线设计 B.资源共享 逻辑优化 D.串行化 8.不完整的IF语句，其综合结果可实现 。A 时序电路 双向控制电路 C.条件相或的逻辑电路 三态控制电路 10.在一个VHDL设计中Idata是一个信号，数据类型为std_logic_Vector，试指出下面那个赋值语句是错误 的。D idata = idata = b” OOOOjlll” ； idata〈= X” AB” idata〈= 16” 01” ； SIN =n1001 r THEN SIN = 1000 z THEN SIN = 0111 ， THEN SIN = f,0110f, THEN SIN = I,01011 f THEN SIN = n0100n / THEN SIN = n0011n 9 THEN SIN = n0010n ， THEN SIN = f,0001f, ELSE SIM = 0000〃 ? 9 、VHDL程序改错：（10 、VHDL程序改错：（10分） 三、VHDL程序填空：（10分） 下面程序是一个10线一4线优先编码器的VHDL描述，试补充完整, LIBRARY IEEE ； USE IEEE.STD_LOGIC_1164?ALL; ENTITY coder IS PORT ( din : IN STD—LOGIC一VECTOR(9 DOWNTO 0); output : OUT STD_LOGIC_VECTOR (3 DOWNTO 0) END coder; ARCHITECTURE behav OF CODER IS SIGNAL SIN : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN PROCESS (DIM) BEGIN IF (din(9)=,0,) THEN ELSIF (din(8)=z ) ELSIF (din(7)=f0f) ELSIF (din(6)=f0,) ELSIF (din(5)=f01) ELSIF (din(4) =，0，) ELSIF (din(3)=l0l) ELSIF (din(2)=f0f) ELSIF (din(l)=f0,) END IF; END PROCESS ; Output = sin ; END behav; ）； 二、EDA名词解释，写出下列缩写的中文（或者英文）含义：（10分） 1. SOC 单芯片系统 仔细阅读下列程序，回答问题 2. FPGA 现场可编程门阵列 1 LIBR