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2018-11-23 发布于广东
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DDR3设计配置：关于配置寄存器：部分配置寄存器基地址在0x2100_0000 #define DDR3.BASE_ADDR (0 #dcfinc DDR一SDCFG (*(unsigncd int*)(DDR3—BASE_ADDR + 0) #dcfinc DDR.SDRFC (^(unsigned int*)(DDR3_BASE_ADDR + 0) 井define DDR.SDTIMI (*(unsigned int*)(DDR3_BASE.ADDR + 0x(X)000018)) #define DDR_SDTIM2 (*(unsigned int*)(DDR3_BASE_ADDR + 0x0000002())) #define DDR—SDTIM3 (*(unsigned int*)(DDR3_BASE_ADDR + 0) #dcfinc DDR.PMCTL (*(unsigncd int*)(DDR3_BASR_ADDR + 0) #definc RDWRJLVL—RMP一WIN (^(unsigned inl*)(DDR3_BASE_ADDR + 0) 井define RDWR_LVL_RMP_CTRL (*(unsigned int*)(DDR3_BASE.ADDR + 0x()000()008)) #deflne RDWR_LVL_CTRL (*(unsigned int*)(DDR3_BASE_ADDR + ()x(M)(M)(M)DC)) #define DDR—ZQCFG「(unsigned int*)(DDR3一BASE—ADDR + 0x000000C8)) #dcfinc DDR_PHYCTRL (*(unsigncd int*)(DDR3_BASR_ADDR + OxOO)O)OR4)) 大部分寄存器位于 chip-level registers 0x0262_0000 #define DDR3PLLCTL0 (*(unsigned int*)(OxO262O33O)) #dcfinc DDR3PLLCTL1 (^(unsigned int*)(0) #definc DATA0_WRLVLJNIT_RATIO (^(unsigned inl*)(0x0262040C)) #define DATA 1 _WRLVLJNIT^RATIO (^(unsigned int*)(0) #define DATA2_WRLVL_IN1T_RATIO (^(unsigned int*)(0x()262()414)) #define DATA3_\VRLVLJNIT_RATIO (*(unsigned int*)(OxO262O4!8)) #dcfinc DATA4_WRLVLJN!T_RATIO (*(unsigncd int*)(0x026204IC) #definc DATA5_WRLVLJNIT_RATIO (^(unsigned inl*)(0) #define DATA6_WRLVLJNIT^RATIO (^(unsigned int*)(0) #define DATA7_WRLVL_IN1T_RATIO (^(unsigned int*)(0x()262()428)) #define DATA8_\VRLVLJNIT_RATIO (*(unsigned int*)(OxO262O42C)) #dcfinc DATAO_GTLVLJNIT_RATIO (*(unsigncd int*)(0x0262()43C)) #definc DATA 1 _GTLVUINIT_RATIO (^(unsigned int*)(0) #define DATA2—GTLVLJN1T_RATIO (^(unsigned int*)(0) #define DATA3_GTLVL_INIT_RATIO (^(unsigned int*)(OxO262()448)) #define DATAGTLVL_INIT_RATIO (*(unsigned int*)(OxO262O44C)) #dcfinc DATA5_GTLVLJNIT_RATIO (*(unsigncd int*)(0x0262()450)) #dcfinc DATA6_GTLVL_INIT_RATIO (^(unsigned int*)(0) #define DATA7_GTLVLJN1T_RATIO (