静态时序逻辑电路课件教学幻灯片.pptVIP

静态时序逻辑电路;正反馈:双稳态电路;亚稳态(Meta-Stability);存储单元的实现方法与比较;Latch 与Register;Latch（锁存器）;正电平锁存器与负电平锁存器;基于Latch 的设计举例;时序电路的时间参数;Register 时序参数;Register与latch的时序;Latch 时序参数;最高时钟频率;研究不同时刻（t1, t2）;在同一时刻（t1）考虑hold;写入（触发）静态Latch 的方法：;基于Mux 的Latch;基于（传输门实现的） Mux 的Latch;基于（传输管实现）Mux 的Latch;主从（Master-Slave ）边沿触发寄存器;传输门实现的正负latch实现MS寄存器;建立时间、延迟时间和维持时间;Clk-Q 的延时;Set-up Time 的仿真过程;Set-up Time的仿真;减少时钟负载的主从寄存器;伪静态锁存器;非理想时钟;时钟重叠问题;产生两相不重叠时钟的电路;Power PC的触发器;低电压静态Latch;RS-触发器（flip-flop）; CMOS 钟控 SR 锁存器;瞬态响应;输出电压与尺寸的关系;尺寸问题;传输管 CMOS SR 锁存器