高速低功耗嵌入式SRAM的设计-控制工程专业论文.docxVIP

独创性声明 本人声明所呈交的学位论文是我个人在导师的指导下进行的研究工 作及取得的研究成果。尽我所知，除文中已标明引用的内容外，本论文 不包含任何其他人或集体已经发表或撰写过的研究成果。对本文的研究 做出贡献的个人和集体，均已在文中以明确方式标明。本人完全意识到 本声明的法律结果由本人承担。 学位论文作者签名： 日期： 年 月 日 学位论文版权使用授权书 本学位论文作者完全了解学校有关保留、使用学位论文的规定，即： 学校有权保留并向国家有关部门或机构送交论文的复印件和电子版，允 许论文被查阅和借阅。本人授权华中科技大学可以将本学位论文的全部 或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描等复 制手段保存和汇编本学位论文。 保密□，在 年解密后适用本授权数。 本论文属于  不保密□。 （请在以上方框内打“√”） 学位论文作者签名： 指导教师签名： 日期： 年 月 日 日期： 年 月 日 华 华 中 科 技 大 学 硕 士 学 位 论 文 I I 摘 要 SRAM（Static Random Access Memory）是 SOC（System On Chip）中最为常见 的模块之一，随着工艺的进步，片上 SRAM 的速度和容量都取得了飞速的发展。大 容量的 SRAM 势必会带来更多的功耗开销，因而高速、大容量、低功耗 SRAM 的设 计是当今研究的热点和难点。 本文结合实际应用需求，采用自底向上的层次化方法，设计了一个全定制 8K×32b 的 SRAM。从 SRAM 最基本的存储单元开始，依据当前 SRAM 存储单元存在的几种 方案，对比分析选定了适合本课题的 6 管存储单元。同时，为了降低功耗，采用字 线分割技术将存储阵列划分为 4 块。采用了预译码和分块译码技术设计 SRAM 的译 码电路可以提高译码速度并降低面积开销；门控时钟技术可以进一步降低系统功耗； 精心设计的预充电路可以减小预充电的等待时间。最后为了精确控制灵敏放大器的 开启时间，降低工艺和外界因素对其的影响，避免位线放电过多，本文采用改进的 replica bitline 结构来控制灵敏放大器的使能信号，因而可以较为准确的控制位线放 电，使位线放电到 100mV 左右的电压差时开启灵敏放大器。 本文设计的 256Kb SRAM 电路采用 SMIC 0.18 μm CMOS 工艺在 Cadence Virtuso 平台下完成全定制设计，并采用 Nanosim 对 SRAM 整体电路进行仿真验证。和 Memory Complier 自动生成的 SRAM 相比，在 TT 工艺角下，本文设计的 SRAM 读 取延时为 2.095ns，比前者快 0.5ns 左右；平均功耗为 10.53mW，约为前者的八分之 一。因此本文设计的 SRAM 非常适合应用于低功耗、高速 SOC 中。 本文独创性的工作包括：采用逻辑努力方法设计了一种高速译码电路；分析指 出传统 replica bitline 结构可能存在反馈震荡的问题，并通过仿真证实了这些问题的 存在；结合 replica bitline 结构提出了一种改进的 replica bitline 结构来解决传统 replica bitline 结构存在的问题，并仿真验证了改进的 replica bitline 电路；采用字线分割技术 和分块技术将存储阵列分为 4 块，不仅降低了字线负载电容、加快读取速度，而且 分块结构可以只激活选中的存储块，这样可以大大降低存储器的功耗。 关键词: SRAM 逻辑努力 预译码 replica bitline 字线分割 II II Abstract As one of the most basic block in System On Chip (SOC), Static Random Access Memory (SRAM) is growing rapidly in both speed and capacity with the development of CMOS technology. However, high capacity means much more power consumption, low power consumption and high capacity SRAM is a popular and difficult research area in today’s IC design. Based on application requirement, this paper proposed a full custom design of 8K×32b SRAM. Bottom-up method was applied in t