数字频率计设计任务书.docVIP

课 程 设 计 任 务 书 设计题目： 数字频率计设计 设计内容与要求： 设计内容： 设计一个数字频率计，测频范围1HZ至1KHZ。 要求： 1、设计控制器，控制计数器计数和锁存器锁存计数值。 2、设计计数器，用于对待测信号计数。 3、设计锁存器，用于保存计数器的计数结果。 4、设计除法器，用于计算待测信号的频率。 5、设计顶层电路，实现对1HZ至1KHZ的输入信号进行频率测量。 指导教师： 邹红文 2014 年12月1日 课 程 设 计 评 语 成绩： 指导教师：_______________ 年 月 日 目 录 第一章 设计控制器 1 1.1控制器程序 1 1.2波形图 2 第二章 设计计数器 3 2.1计数器程序 3 2.2波形图 4 第三章 设计锁存器 5 3.1锁存器程序 5 3.2波形图 6 第四章 设计除法器 7 4.1除法器程序 7 4.2波形图 8 第五章 设计顶层电路 9 5.1顶层电路图 9 5.2仿真波形图 10 总 结 11 第一章 设计控制器 1.1控制器程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY FTCTRL IS PORT(CLK1:IN STD_LOGIC; CNT_EN,RST_CNT:OUT STD_LOGIC; LOAD:OUT STD_LOGIC); END FTCTRL; ARCHITECTURE BEHAV OF FTCTRL IS SIGNAL DIV2CLK:STD_LOGIC; BEGIN PROCESS(CLK1) BEGIN IF CLK1EVENT AND CLK1=1 THEN DIV2CLK=NOT DIV2CLK; END IF; END PROCESS; PROCESS (CLK1,DIV2CLK) BEGIN IF CLK1=0 AND DIV2CLK=0 THEN RST_CNT=1; ELSE RST_CNT=0; END IF; END PROCESS; LOAD=NOT DIV2CLK; CNT_EN=DIV2CLK; END BEHAV; 1.2波形图 图1-1 仿真波形图 当接收到CLK上升沿时钟信号的时候，CNT_EN、LOAD为原信号取反。即把时钟信号实现二分频。CLK时钟信号为低电平，CNT_EN接收信号为低电平时，RST_CNT产生计数器清零信号。 设计计数器 2.1计数器程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_A