数字钟河南工业大学EDA课程设计.docVIP

课 程 设 计 课程设计名称： EDA课程设计 专 业 班 级 电科1301 学 生 姓 名 ： 学 号 ： 201316030 指 导 教 师 ： 焦素敏 课程设计时间： 2016-6-20～2016-7-2 1 设计任务及要求 用VHDL语言在FPGE/CPLD上实现数字钟的设计。掌握各类计数器的设计方法；掌握多个数码管显示的原理与方法；掌握VHDL语言的设计思想；掌握EDA技术的层次化设计方法；对整个系统的设计有一个初步了解。 数字钟的设计要求如下： （1）具有正确的时、分、秒计时功能。 （2）计时结果要有6个数码管分别显示时、分、秒的个位和十位。 （3）有校时功能，当Key3键按下时，分计数器以秒脉冲的速度递增，并按60min循环，即计数到59min后再回00。当按下Key1键时，时计数器以秒脉冲的速度递增，并按24h循环，即计数到23h后再回00。 （4）利用扬声器整点报时。 2设计原理及总体框图 数字钟的顶层电路原理图如图1所示： （图1 数字钟的顶层电路原理图） Clky引脚输入1Hz秒脉冲，输入一个60进制秒计数器，60进制计数器外接输出引脚，输出到秒数码管上显示。当计满60位时，输出引脚CO产生进位输出电平，输入到60进制分计数器上。 60进制分计数器接受来自60进制秒计数器的进位电平开始计数，并由输出引脚将所计数字输出到分数码管上显示。当计满60个数后，产生进位输出电平，由进位输出CO引脚输出到20进制时计数器上。 20进制时计数器接受来自60进制分计数器的进位电平开始计数，并由输出引脚将所计数字输出到时数码管上显示。当计满20个数后，产生进位输出电平，由进位输出CO引脚输出到异步清零引脚Key3上，整个系统清零，从00:00:00开始重新计数。 整点报时模块，当是整点显示时，蜂鸣器报时，key1、key2、key3、引脚分别接开关。key3负责清零，key1引脚接1Hz秒脉冲时实现以秒频率校准分功能，key2引脚接1Hz秒脉冲实现以秒频率校准时功能。 3 程序设计 60进制BCD码计数器的源程序： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY cnt60 IS PORT( clr:IN STD_LOGIC; clk:IN STD_LOGIC; ten:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); one:OUT STD_LOGIC_VECTOR(3 DOWNTO 0); co:OUT STD_LOGIC ); END cnt60; ARCHITECTURE behav OF cnt60 IS SIGNAL cin:STD_LOGIC; BEGIN PROCESS(clk,clr) VARIABLE cnt0:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF clr=1 THEN cnt0:=0000; ELSIF clkEVENT AND clk=1 THEN IF cnt0=1000 THEN cnt0:=cnt0+1;cin=1; ELSIF cnt0=1001 THEN cin=0;cnt0:=0000; ELSE cnt0:=cnt0+1; cin=0; END IF; END IF; one=cnt0; END PROCESS; PROCESS(clk,clr,cin) VARIABLE cnt1:STD_LOGIC_VECTOR(3 DOWNTO 0); BEGIN IF clr=1 THEN cnt1:=0000; ELSIF clkEVENT AND clk=1 THEN co=0; IF cin=1 THEN IF cnt1=0101THEN cnt1:=0000;co=1; ELSE cnt1:=cnt1+1;co=0; END IF; END IF; ELSE cnt1:=cnt1; END IF; ten=cnt1; END PROCESS; END behav; 24进制计数器的VHDL源程序： LIB