数字电子时钟报告..doc

电子信息与电气工程学院 EDA课程设计 设计题目: 数字电子时钟 专业:电子信息工程 班级: 姓名: 学号: 数字电子时钟简介 数字电子时钟是一利用数字电路来显示秒分时的计时装置,与传统的机械钟相比,具有走时准确,显示直观，无机械传动装置等优点；因而得到广泛应用。随着人们生活水平的不断改善和美化，很多场合都可以看到数字电子时钟，并且已成为人们生活中必不可少的一部分，最常见比如电子手表，电子闹钟，万年历，手机时钟…… 数字电子时钟设计任务 本设计以KX-DN系列综合实验开发板系统开发实验，通过verilog语言编写各个功能模块，并且经过精确仿真修改达到理想状态，最后连接各个功能模块组成一个完整的数字电子时钟电路。 本设计不仅能够精确显示时分秒（为了起到直观、简洁、美化的作用，我们用“—”区分），而且能通过开发板上的按键来控制改变时、分、秒的功能，大大方便了用户的校时、校分、校秒，大大增加数字电子时钟实用性。该时钟还有一键清零（复位清零）的功能，可以防止因外界、内因而导致的时钟计数错误，然后再通过校时、校分、校秒的功能来进行调整时间。最后还能通过开发板上的蜂鸣器来进行整点报时，这一点对这个设计来说是最具人性化的。我们可以按照自己的意愿来进行调整时间报时，已达到个性化设计。 一、总体设计方案 设计原理及思路 原理图如下： 数码管显示模块 分频模块 ↑ ↑ 四选一多路选择器 四选一多路选择器 ↑ ↑ 计数器模块 24进制计数器 60进制计数器 60进制计数器 整点报时模块 → ↑ 四选三多路选择器 ↑ 计数器模块 ↑ 去抖动模块 数字钟实际上就是对1Hz的频率进行计数的计数电路。振荡器产生32768Hz的时钟信号，经过分频器后产生512Hz、64Hz、2Hz的脉冲信号，秒计数器计满60后，触发分计数器，分计数器计满60后，触发计时电路，当计满24小时后开始下一轮计数。如果计数的起始时间与设想的有误差，可以通过调时、调分按键或复位键进行手动调时。计数器的输出经过4选1多路选择器后以动态扫描方式送到LED数码管输出。 由框图可知程序模块可分为消抖模块、2分频、60进制计数器、24进制计数器、4选3多路选择器、七段译码器、位选端控制器组成。 整体原理图： 二 各模块说明 2.1消抖模块 2.1.1消抖模块原理 按键开关是各种电子设备不可或缺的人机接口。在实际应用中，很大一部分的按键是机械按键。在机械按键的触点闭合和断开时，都会产生抖动，为了保证系统能正确识别按键的开关，就必须对按键的抖动进行处理。为了消除机械开关的抖动，可在开关与输出端点之间接人一个RS触发器，就能使输出端产生很清晰的阶跃信号。 2.1.2消抖模块程序代码 module Xiaodou (CLK, KIN,KOUT); input CLK, KIN; //工作时钟和输入信号 output KOUT; reg KOUT; reg [3:0] KH,KL; //定义对高电平和低电平脉宽计数之寄存器。 always @(posedge CLK) begin if (!KIN) KL=KL+1 ; //对键输入的低电平脉宽计数 else KL=4b0000; end //若出现高电平，则计数器清0 always @(posedge CLK) begin if (KIN) KH= KH+1; //同时对键输入的高电平脉宽计数 else KH=4b0000; end //若出现高电平，则计数器清0 always @(posedge CLK) begin if (KH 4b1100) KOUT=1B1; //对高电平脉宽计数一旦大于12，则输出1 else if (KL 4b0111) KOUT=1B0; //对低电平脉宽计数若大于7，则输出0 end endmodule 仿真波形: 2.2四选一多路选择器 2.2.1四选一多路选择器 该四选一多路选择器没有进位端，用于四选一多路选择器的输入，控制其输出计时器的计时信号。同时它也作为位选端控制器的输入，决定哪个数码管亮。 四选一多路计数器采用时序逻辑电路，从0开始计时到3后归零，重新进行开始计时。 2.2.2四选一多路选