数字电子时钟电路设计实训报告..doc

PAGE \* MERGEFORMAT PAGE \* MERGEFORMAT 1 《电子技术综合实训》 设计报告 设计题目： 时钟电路 的设计 所属系部： 电气与电子工程系 专 业： 学 号： 姓 名： 指导老师： 完成日期： 2013 年 1月 10日 目录 目的与要求 ……………………………………………… 3 二、设计框图 ……………………………………………… 3 三、方案选择与论证 ……………………………………………… 4 1、时钟脉冲电路 2、计数译码电路 3、校时较分电路 四、实训器材 ……………………………………………… 7 五、电路原理图 ……………………………………………… 8 六、设计说明 ……………………………………………… 9 1、时钟脉冲电路 2、计数译码电路 3、校时较分电路 4、数码显示电路 七、焊接与安装 ……………………………………………… 10 八、调试与故障分析 …………………………………………… 11 九、实训总结 …………………………………………… 12 十、附录：元件功能说明…………………………………………… 13 一、目的与要求： 1．实现时、分、秒计时，要求与实时时钟同步； 2．从00：00：00到23：59：59显示时间； 3．扩展部分：手动校时，分别进行“时”、“分”的校正。 二、设计框图 显示 显示 计小时数 计分数 计秒数 时、分、秒计数及显示电路 时基脉冲产生电路 校时电路 校正控制电路 译码 显示 译码 显示 译码 校分电路 振荡电路 三、方案选择与论证 1、时钟脉冲产生电路设计： 方案一：由晶体振荡器和1快CD4060和CD4027构成。 CD4060是带振荡驱动的14级二进制分频电路，P10、P11外接晶振。P12复位脚接地不用。P8、P16是电源脚。P3是Q14，即14次分频输出，16384分之一。对振荡频率32768来说，这里输出频率2Hz。 CD4027是双JK触发器。P3是时钟输入端。P5、P6为J、K端，接Vdd。P4、P7为复位、置位端，未用接地。P8、P16是电源脚。P1为Q输出，将P3的输入二分频，得到1Hz的信号输出。电路原理图如下： 方案二：555定时器构成 其中：R1=22K R2=62K 电容C1=10uF 脉冲周期 方案比较与选择：方案一采用晶体震荡器经过分频电路产生1hz脉冲，信号精确稳定，但是相对来说芯片多电路复杂，方案二采用555定时器简单易于实现，脉冲对于本实验能够满足要求，所以选择方案二作为时钟脉冲发生电路 计数、译码部分设计： 方案一：用74ls90芯片、74ls08芯片以及74ls247芯片组成计数译码部分 说明：时针、分针、秒针部分都是相同的电路，因此时针、分针部分在此省略，以秒 针部分代替说明。 方案二：用74ls390芯片、74ls08芯片以及CD4511芯片组成计数译码部分 方案比较与选择：在这两种方案中显示部分芯片74ls247和CD4511都是BCD码七段译码器，不同的是前者驱动共阳极数码管，而后者驱动共阴极数码管，只影响数码管选择，而74ls30和74ls390相比较而言功能相似，但是74ls390是双四位十进制，在此电路中两个译码器可以只需一个74ls390芯片，节约电路焊接空间，使焊接更方便，使用芯片数量少，由此考虑选用方案二。 校时较分部分设计 校准电路是用秒信号去代替分计数信号和是时计数信号，使分或时计数快速进行，因此校准电路实际上是一个数字信号的转换开关：因此设计如下两种方案: 方案一是一种简单的手动开关电路，正常工作时S指向A，需要校准时按下S，使S指向B，用秒信号作为分或时的计数信号，这种电路时分简单，但是开关的通断产生随机的机械抖动信号，使校准不易控制，轻轻按动开关可消除或减少这种机