进位选择加法器之设计.pdfVIP

進位選擇加法器之設計 179 進位選擇加法器之設計 謝韶徽 、董秋溝 、李文益 勤益技術學院電子工程系 摘要 進位選擇加法器 (Carry Select Adder; CSA)最初的設計是為了可以執行高速 加法 運算 ，但是其代價為所使用的電路面積太大 ，所以 ，在之後的 CSA 設計大多 是討論如何減少 CSA 電路的面積為主 。CSA 可由雙漣波進位加法器 (Ripple Carry Adder; RCA)的電路結構所組成 ，清華大學 張慶元教授 [2]提出以一個漣波進位加 法器與一個 「加 1(Add One)電路 」的電路結構取代 。在本文中 ，提出一種新的加 1 電路及多工器的結構 ，使得 CSA 在電路面積上可以大幅減少 ；以 64 位元加法器而 言 ，使用 UMC 0.5um 之製程技術 ，經由實驗結果得知 ：本文提出之改良式進位選 擇加法器 結構較之前的進位選擇加法器 結構較之前的進位選擇加法器 在電晶體 個數上少了將近 13.74%至 27.17% ，而延遲時間則有 2.34% 至 22.33%獲益 。 關鍵詞 ：進位選擇加法器 、計算機算術 、加法器設計 、算術電路設計 1. 研究背景 加法運算為計算機中最基本也是最重要的運算 ，因其大量應用於數位信號 處理器 、濾波器 、積分器 、乘法器 、除法器 、高速運算電路等的設計 ，故加法 器 (Adder)實為一切需要大量計算的處理器之構成基石 ，故若能提升加法器的效 能意即可大幅的改善計算機或運算處理器積體電路的效能 。加法器電路設計方式 可區分為兩大類 :第一類具有結構規則及電路簡單之特性 ，但是運算複雜度卻與 加法運算元之位元數 n 成正比 ，漣波進位加法器 （Ripple Carry Adder； RCA ） 即屬此類;另一類則著重改善運算速度 ，使得運算複雜度降低為加法運算元之位 元數的對數值 ，但是電路較複雜而且結構不規則 ，因而需要額外之晶片面積實 現此類加法器電路以前瞻式進位加法器 （Carry Lookahead Adder；CLA ）、進位選 擇加法器 （Carry Select Adder；CSA ）、進位跳躍加法器 （CarrySkip Adder；CSK ） 等為代表 。但此二者電路特性 皆與全加器設計之優劣有關 ，並皆廣泛使用於不同 應用目的之高速運算電路設計中 。 加法器的速度與面積對所設計的電路有著舉足輕重的影響 。RCA 提供了一個規則 性的設計 ，且其在面積的使用方面也很少 ，但是其本身的延遲時間很長 ，而 CLA 主要 是為了改善 RCA 在延遲時間上的缺點 ，所提出的一種設計 ，但其使用的晶片面積太大 ， 所以後來提出的 CSA 及 CSK 都是為了在面積與速度之間取得一個平衡 ，而兩者在電路 的面積與速度上也有著不一樣的特性 ，CSA 的速度較 CSK 快 ，但所使用的面積較 CSK 180 勤益學報第二十一卷第二期 大 。如表 1 所示 ，RCA 本身提供一個簡潔的設計 ，因其晶片面積複雜度為 O(n) ，但其 計算複雜度為 O(n) ，需要花費的時間較長 。而 CLA 計算複雜度為 O(log n) ，雖然速度 快 ，但其花費面積很大 ，其晶片面積複雜度為 O(n log n) 。由於 RCA 與 CLA 在對於面 積及速度上不能兼顧 ，所以後來才會有 CSA 及 CSK 的產生 。CSA 與 CSK 此兩種加法 器是折衷於 RCA 與 CLA 之間的加法器 ，就面積而言 ，CSK 較 CSA 少了將近 35﹪，而 CSA 在時間上比 CSK 快了 30﹪。如果 ，在一個中等執行速度的加法器 ，使用 CSK 會 比使用 CSA 為佳 ，因為在不要求速度的情況下 ，當然選擇面