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图形说明
图形说明
图2.1SRAM顶层模块……………………………………………………………5
图2.2SRAM模块连接关系图……………………………………………………7
图3.1一般的SRAM单元…………………………………………………………9
图3.2CMOSSRAM电路………………………………………………………………1O
图3.3SRAM读操作存储单元………………………………………………….1O
图3.4
SRAM写操作存储单元……………………………………………………12
图3.5位线负载…………………………………………………………………..14
图3.6CMOS反相器的灵敏区和粒子注入通道……………………………….15
图3.7 6
P阱CMOS反相器截面和四层结构等效电路………………………….1
图3.8有三条注入通路的CMOS反相器截面…………………………………17
图3-9DICE结构存储单元原理图………………………………………………18
图3.10DICE单元单粒子脉冲测试…………………………………………….19
图3.11基于DICE结构的双端口SRAM存储单元电路……………………..20
图3.13SRAM存储单元的写测试电路…………………………………………21
图3.14SRAM存储单元的写功能测试波形……………………………………21
5
图3.1SRAM存储单元的读测试电路…………………………………………22
6
图3.1SRAM存储单元的读功能测试波形……………………………………22
图3.17字线分割结构图…………………………………………………………24
图3.18一般布局的位线结构和~种DBL结构电路示意图………………….25
图3。19两个2Kx32bitSRAM存储阵列模块………………………………….26
图3.208个256x32bit
SRAM存储阵列模块…………………………………..26
图3.2l每块的8选l电路模块…………………………………………………27
图3.223—8译码电路的测试电路……………………………………………….27
图3—23
3.8译码电路的仿真波形………………………………………………..28
图3—24
Ll电路的基本组成单元(4xlbit存储电路)…………………………28
图3.25第一级存储阵列译码模块………………………………………………29
图3.262.4译码电路的测试电路……………………………………………….29
Vn
图形说明
图3.27
2—4译码电路的测试仿真结果………………………………………….30
图3—28L1(4×32bit存储电路)………………………………………………..30
l
图3.29L2(16×32bit存储电路)……………………………………………….3
图3.30第二级存储阵列译码模块………………………………………………3l
1
图3—3
图3.32第三级存储阵列译码模块………………………………………………32
图3.334—16译码电路测试电路…………………………………………………33
图3.344.16译码电路测试波形…………………………………………………33
SRA
图3.35 M存储阵列…………………………………………………………34
图3.36灵敏放大器的功能框图及其输入输出电压变化示意图………………35
图3.37灵敏放大器………………………………………………………………36
图3—38lbit读模块……………………………………………………………….36
图3—39预充电电路………………………………………………………………37
图3.401位预充电路仿真波形…………………………………………………。37
图341
32位预充电模块…………………………………………………………38
图3—42
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