杭电2014微机原理与接口技术02资料.pptVIP

* * §2-2 8086CPU的引脚及其功能 8086 CPU 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC AD15 A16/ S3 A17/ S4 A18/ S5 A19/ S6 BHE/ S7 MN/ MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/ IO (S2) DT/ R (S1) DEN (S0) ALE (QS0) INTA (QS1) TEST READY RESET 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 A19／S6 ~ A16／S3 (Address/Status) 分时复用： 在总线周期T1状态，A19~A16 +A15~A0?地址 在总线周期T2~T4状态，S6~S3输出状态信息。 三态： 地址／状态线 分时复用、三态、输出 当系统总线处于“保持响应”状态，这些引脚被置成高阻状态。 最小模式 * * §2-2 8086CPU的引脚及其功能 S4 S3 当前正在使用的段寄存器 0 0 ES 0 1 SS 1 0 CS,或不需要使用段寄存器（I/O，INT，DS） 1 1 DS 三态： S6=0，表明8086当前连在总线上； S5=0，禁止一切可屏蔽中断； S5=1，允许可屏蔽中断； S4S3：指示当前正在使用哪一个段寄存器 最小模式 * * 8086 CPU 40 39 38 37 36 35 34 33 32 31 30 29 28 27 26 25 24 23 22 21 GND AD14 AD13 AD12 AD11 AD10 AD9 AD8 AD7 AD6 AD5 AD4 AD3 AD2 AD1 AD0 NMI INTR CLK GND VCC AD15 A16/ S3 A17/ S4 A18/ S5 A19/ S6 BHE/ S7 MN/ MX RD HOLD(RQ/GT0) HLDA(RQ/GT1) WR(LOCK) M/ IO (S2) DT/ R (S1) DEN (S0) ALE (QS0) INTA (QS1) TEST READY RESET 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 BHE／S7(Bus High Enable／Status) 高8位数据总线允许／状态信号 三态、输出、低电平有效 即16位数据传送时，在T1状态，用BHE指出高8位数据总线上数据有效，用AD0地址线指出低8位数据线上数据有效。 在T2—T4状态，S7输出状态信息(在8086芯片设计中，S7末赋于实际意义)，在“保持响应”周期被置成高阻状态。 §2-2 8086CPU的引脚及其功能 最小模式 * * 课堂小结 重点： 理解8086、8088CPU引脚及功能 掌握存储器组织 P21: 10、11 P46：2、4、 作业： * * 谢谢！ * * * 动画演示【8086CPU工作原理】，点击右上角【取指令】演示取指令过程，点击【对应指令】演示相应指令的执行过程。【退出】直接点击动画以外的窗体。 * 点击：显示通用寄存器。 * * * 微机原理与接口技术 自动化学院 王俊宏 课程网站: /auto/wjjk/ 公共Email: zdhwjyl@126.com 密码：wjyl1234 第二实验大楼南506 电话第二讲 * * 复 习重点 * * 第二章 8086系统结构 8086CPU内部结构 8086/8088CPU的引脚及功能 8086的存储器组织 8086工作模式和总线操作 内 容 提 要 * * 第二章 8086系统结构 16位微处理器基本结构具有如下特点: ①引脚引脚功能复用 提高引脚利用率。例如，数据双向传输可由“读／写”信号来控制，决定数据处于输入还是输出状态。 ②单总线、累加器结构 由于芯片面积限制，使微处理器内部寄存器的数目，数据通路位数受到限制，绝大多数微处理器内部采用单总线、累加器为基础的结构 。 概 述 * * 第二章 8086系统结构 ③可控三态电路 微处理器外部总线同时连接多个部件，为避免总线冲突相信号串扰，采用可控三态电路与总线相连，不工作器件所连的三态电路处于高阻状态。 ④总线分时复用 地址总线和数据总线使用了相同的引