第五章 存储器..ppt

4164 DRAM内部排成4×128×128矩阵，当RAS有效时，使用地址线A0～A6对每个矩阵的1行刷新，一次可刷4×128行，全部刷完需128次。如果要求2ms内刷新一遍，则刷一次需时2ms/128＝15.625μs，PC XT机中选用15μs。15μs的定时由可编程定时/计数器接口芯片8253实现。 5.6.2 存储器与8086 CPU之间的连接 【例5-4】 图5-40给出了8086 CPU与EPROM 2732(4K×8)、SRAM 6116(2K×8)的实际连接图，图中EPROM为32 KB，SRAM为16 KB。所需EPROM芯片8片；每组芯片数2片，每组2片的CE分别接BHE和A0；芯片分组数＝4组。 图5-40 8086 CPU与EPROM 2732、SRAM 6116的连接 EPROM 2732的编号为＃0～＃7，各芯片地址分配如下： ＃0和＃1为1组，共占地址F8000H～F9FFFH，其中＃0占偶地址，＃1占奇地址； ＃2和＃3为1组，共占地址FA000H～FBFFFH，其中＃2占偶地址，＃3占奇地址； ＃4和＃5为1组，共占地址FC000H～FDFFFH，其中＃4占偶地址，＃5占奇地址； ＃6和＃7为1组，共占地址FE000H～FFFFFH，其中＃6占偶地址，＃7占奇地址。 对SRAM 6116的分析过程与EPROM 2732完全类似，但有几个要注意之处： SRAM有读有写，EPROM在正常工作时只读不写，因此6116的OE和WE分别要接入CPU的RD和WE；CPU的BHE和A0无法直接接入芯片，只能接入74LS138的输入端，作控制信号使用。为了选择奇、偶存储体，需2片74LS138，两片的输出编号要相同，如两个 要接同一组两个芯片的 ；受A0控制的芯片数据线接CPU数据线低8位，受控制的芯片数据线接CPU数据线的高8位；SRAM的数据线为双向，EPROM的数据线为单向；按图5-40中接法，A15 ＝0，A19～A16未参加译码，因此存在地址重叠区，A19～A16取值为0还是为1都不影响存储单元寻址。SRAM 6116的编号为＃8～＃15，若取A19～A15＝11110，则各芯片地址空间分配为： ＃8和＃9为1组，共占F0000H～F0FFFH，其中＃8占偶地址，＃9占奇地址； ＃10和＃11为1组，共占F1000H～F1FFFH，其中＃10占偶地址，＃11占奇地址； ＃12和＃13为1组，共占F2000H～F2FFFH，其中＃12占偶地址，＃13占奇地址； ＃14和＃15为1组，共占F3000H～F3FFFH，其中＃14占偶地址，＃15占奇地址。 5.7 存储器与80386/80486和Pentium CPU之间的连接 80386/80486微机系统中的地址总线和数据总线宽度都是32位，最大存储空间为4 GB。为了能实现字节、字、双字操作，主存储器被分成4个存储体，如图5-41所示。 图5-41 4 GB存储器分体结构 表5-18 4 GB存储器地址分布 图5-42 存储体0～3选通信号 CPU与存储器之间的接口电路使用常规的TTL电路或PAL器件，基本的接口电路有总线控制器、地址译码器、地址锁存器和数据收发驱动器。总线控制器在CPU的ADS、W/R、D/C的控制下，输出各种控制信号，如 等，供存储体和I/O端口选择使用。如果外接的是DRAM，还必须提供选择信号和刷新地址信号。地址译码器用于选中存储单元，为避免地址重叠区，采用全译码。80386/80486的地址线和数据线虽然分开使用，不需要ALE和地址锁存，但是在整个总线周期内依旧要维持地址信号有效。由于当前总线周期结束前，下一个总线周期的新地址将出现在地址总线上，满足流水线作业对地址的要求，因此只有将当前总线周期的地址从一开始就锁存起来，才能腾出总线装入新的地址。 8086/8088微机系统中使用地址锁存器，是为了解决地址/数据/控制总线分时复用；80386/80486系统中使用地址锁存器，是为了解决流水线作业中需要对两个存储单元I/O端口地址进行存取操作。数据收发驱动器提供数据总线及总线驱动功率。 对于有64位数据总线的Pentium微处理器，需要8个写选通信号 ，CPU提供8条字节允许 和1条存储器写允许 ，使用8个或门电路组成： 。4 GB存储器地址分布如表