时序逻辑电路设计.pptVIP

* * 第六章 时序逻辑电路设计 6.1 触发器 6.2 计数器 在时序电路中，是以时钟信号作为驱动信号的，也就是说时序电路是在时钟信号的边沿到来时，它的状态才会发生改变。因此，在时序电路中时钟信号是非常重要的，它是时序电路的执行条件和同步信号。 在用VHDL描述时序逻辑电路时，通常采用时钟进程的形式来描述，也就是说，时序逻辑电路中进程的敏感信号是时钟信号。时钟作为敏感信号的描述方式有两种： 1.时钟信号显示地出现在PROCESS语句后面的敏感信号表中。 2. 时钟信号没有显示地出现在PROCESS语句后面的敏感信号表中，而是出现在WAIT语句的后面。 在时序逻辑电路中，时钟是采用边沿来触发的，时钟边沿分为上升沿和下降沿。以下是这两种边沿的描述方式。 对于上升沿，其物理意义是指时钟信号的逻辑值是从‘0’跳变到‘1’。下面是时钟上升沿的几种描述形式： 上升沿描述: 描述1： label1：PROCESS（clk） BEGIN IF（clk’EVENT AND clk = ‘1’）THEN ┇ AND PROCESS； 描述2： label2：PROCESS（clk） BEGIN WAIT UNTIL clk = ‘1’； ┇ AND PROCESS； 下降沿描述: 描述1： label1：PROCESS（clk） BEGIN IF（clk’EVENT AND clk = ‘0’）THEN ┇ AND PROCESS； 描述2： label2：PROCESS（clk） BEGIN WAIT UNTIL clk = ‘0’； ┇ AND PROCESS； 6.1 JK触发器 例[] LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY JKff_v1 IS PORT(J,K: IN STD_LOGIC; clk: IN STD_LOGIC; set: IN STD_LOGIC; reset: IN STD_LOGIC; Q,QB: OUT STD_LOGIC); END JKff_v1; ARCHITECTURE behave OF JKff_v1 IS SIGNAL Q_temp,QB_temp: STD_LOGIC; BEGIN PROCESS (clk,set,reset) BEGIN IF (set =0 AND reset =1)THEN Q_temp = 1; QB_temp = 0; ELSIF (set =1 AND reset =0)THEN Q_temp = 0; QB_temp = 1; ELSIF (clkEVENT AND clk = 1)THEN IF(J=0 AND K=1)THEN Q_temp = 0; QB_temp = 1; ELSIF(J=1 AND K=0)THEN Q_temp = 1; QB_temp = 0; ELSIF(J=1 AND K=1)THEN Q_temp = NOT Q_temp ; QB_temp = NOT QB_temp; END IF; END IF; Q = Q_temp; QB = QB_temp; END PROCESS; END behave； JK触发器仿真波形 6.2 60进制递增计数器 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; ENTITY cntm60v IS PORT( en : IN std_logic; clear : IN std_logic; load : IN std_logic; dl,dh