基于fpga的片上网络模拟及分布式时序建模-计算机系统结构专业论文.docxVIP

中国科学技术大学硕士学位论文 中国科学技术大学 硕士学位论文 基于FPGA的片上网络模拟及分 布式时序建模 作者姓名： 彭毅 学科专业．i 计算机系统结构 导师姓名： 安虹教授 完成时间： 二。一五年五月 万方数据 U U n iversity of Science and Tech nology of Ch i na A dissertation for master’S degree FPGA-Based Network-on-Chip Simulation and Distributed Timing Modeling Aumor’S Name： PengYi Speciality： Computer System Architecture Supervisor： Prof．Hong An Finished time： May,2015 万方数据 万方数据 万方数据 中国科学技术大学学位论文原创性声明本人声明所呈交的学位论文，是本人在导师指导下进行研究工作所取得的成 中国科学技术大学学位论文原创性声明 本人声明所呈交的学位论文，是本人在导师指导下进行研究工作所取得的成 果。除己特别加以标注和致谢的地方外，论文中不包含任何他人已经发表或撰写 过的研究成果。与我一同工作的同志对本研究所做的贡献均己在论文中作了明确 的说明。 作者签名： 签字日期： 呈!』掣型≥Z 中国科学技术大学学位论文授权使用声明 作为申请学位的条件之一，学位论文著作权拥有者授权中国科学技术大学拥 有学位论文的部分使用权，即：学校有权按有关规定向国家有关部门或机构送交 论文的复印件和电子版，允许论文被查阅和借阅，可以将学位论文编入有关数据 库进行检索，可以采用影印、缩印或扫描等复制手段保存、汇编学位论文。本人 提交的电子文档的内容和纸质论文的内容相一致。 保密的学位论文在解密后也遵守此规定。 d么开口保密(——年) 作者签名： 童塾 导师签名： 签字日期：—至型￡盥 签字日期： 迦!!：￡127 万方数据 万方数据 摘要摘要 摘要 摘要 随着微处理器设计进入多核时代，单个芯片上可集成的处理器核数越来越多， 这些核问的通信成为影响整个多核、众核系统性能日益重要的因素。传统的基于 总线互连方式因带宽和可扩展性问题很难满足多核时代的通信要求，片上网络 (Network--on—Chip，NoC)因此被体系结构研究者提出而作为多核系统中互连通 信的基础架构。它将片上通信和处理核心分离，并行和分时复用节点互连之上的 通信流，因此能较好地解决带宽和可扩展性问题，成为目前体系结构研究的热点。 然而，在对片上网络的建模中，传统的软件模拟性能低下，较新的硬件解决方案 又存在可扩展性差的问题，始终没有一款令人满意的模拟器。本文的研究将针对 之前模拟器设计中遇到的问题，从基于FPGA的NoC建模方法入手，旨在设计 一款快速、可扩展、精确到时钟的NoC模拟器。 本文的研究内容和主要成果包括以下几个方面： (1)综合分析了已经存在的基于FPGA的NoC时序建模方法，借鉴它们设 计的优点，并针对不足之处提出一种硬件友好的分布式时序控制机制。该机制在 模拟中采用隐式同步方法，以节点内计数器和节点问缓冲队列取代集中式控制器， 将时序同步和计数任务交给每个节点自行处理。它一方面能解决扩展性问题，另 一方面更充分地利用了FPGA周期从而提高了模拟速度。 (2)基于分布式时序控制机制，在FPGA平台上设计并实现了一种快速、 可扩展、精确到时钟的NoC硬件模拟系统。该系统在设计时注重参数化和虚拟 化思想，方便用户模拟多种目标NoC并在设计问做合理折衷。 (3)选择权威NoC模拟器作为对照，对基于分布式时序控制实现的NoC模 拟系统进行正确性、可扩展性、性能等方面的量化评估。实验结果表明，该系统 能够达到与业界权威软件模拟器同级别的模拟精度，200倍的性能提升。相比最 近的硬件解决方案，解决了扩展性问题，同时取得最高2l％的模拟加速。 本文针对FPGA而提出的NoC分布式时序控制机制，是由对同步系统模拟 而得到的启发，因此具有一般通用性，可以为未来体系结构研究中基于FPGA的 同步系统建模提供参考。 关键词：片上网络 分布式时序控制 现场可编程门阵列 多核处理器 时钟 精确软硬件协同建模 摘要 II ABSTRACTABSTRACT ABSTRACT ABSTRACT With the advent of multi．core era，more and more cores can be integrated on a single chip．Communication between these cores has become a crucial factor to pe响rma