基于fpga的32位risc嵌入式微处理器设计-电路与系统专业论文.docxVIP

南京航空航天大学硕士学位论文 南京航空航天大学硕士学位论文 基于 基于 FPGA 的 32 位 RISC 嵌入式微处理器设计 i i ii ii 摘 要 RISC 技术自上世纪 80 年代中期被提出以来得到了迅速的发展，特别是在嵌入式领域，几 乎当今业界所有的嵌入式微处理器以及绝大部分工作站和服务器厂商都采用 RISC 体系结构的 微处理器。进入二十一世纪，随着 SOPC 技术的出现，研究具有高通用性和灵活性的嵌入式微 处理器 IP 核又引起人们极大的兴趣，并得到了非常广泛的应用。因此，本文研究一种基于 FPGA 硬件平台的 RISC 体系结构微处理器 IP 核是具有着较大的实际应用价值。 本文从分析单周期处理器微结构入手，首先设计出一个拥有经典五级流水线的微处理器， 在此五级流水线的基础上更深层次的分析流水线中的关键路径，找出影响主频性能的瓶颈。然 后对经典五级流水线结构进行重新划分，提出一种拥有八级流水线的微处理器优化方案，并对 设计中由于增加流水线级数而引入的流水线控制冒险问题，给出了一种流水线结构的动态分支 预测器的解决方法：将分支预测器的各个逻辑组件相对平均的分配到各级流水线之中，利用动 态分支预测器来解决控制冒险问题，降低微处理器的 CPI，提高微处理器对指令的吞吐率，同 时又不会使流水线出现局部逻辑拥堵降低微处理器的主频。相对于使用插入气泡或者采用静态 分支预测器，本文中提出的动态预测器在灵活性和预测准确性方面有着明显的优势。 在具体实现时使用 Verilog 语言对整个微处理系统进行硬件结构描述，采用 Modelsim 仿真 软件对其进行功能仿真，用 Synplify 以及 ISE 等软件对单周期、五级流水线、六级流水线、八 级流水线这四个版本的微处理进行综合与静态时序分析，结果验证了八级流水线版本在时序性 能上优于前三者，并且高于国内外相关参考文献中的同类设计性能。最后通过在微处理器外围 搭建硬件测试系统，上板对设计进行硬件验证，其中八级流水线版本在 Virtex 5 系列 XC5VLX110T 芯片上的运行时钟频率可达 146.62MHz，从而实现了一个性能优异的 RISC 嵌入 式微处理器软核。 关键词：RISC，流水线，分支预测，FPGA ABSTRACT RISC has been rapid development since the last century, proposed in the mid-80’s. Particularly in the embedded field, almost all of todays embedded microprocessor and most of the workstations and server vendors are using RISC architecture microprocessor. Since the 21st century, along with the SOPC technologys appearance, Study on embedded microprocessor IP core with high versatility and flexibility also aroused great interest, and has been very widely used. Therefore, to study a RISC architecture microprocessor IP core based on FPGA has a significant application value. The paper first analyzes the single cycle processor microstructure, further design of the classic structure of five-stage pipeline microprocessors. Then analysis of the critical path pipeline, based on the structure of five-stage. Through analysis, identify bottlenecks which affect frequency performance, and re-divide of the classical structure of five lines.Then authors propose an optimization program, which has eight pipelined microprocessor architecture. a