基于fpga的新型全数字锁相环的设计与实现-控制工程专业论文.docxVIP

A NOVEL ALL DIGITAL PHASE-LOCKED LOOP DESIGN AND IMPLEMENTATION BASED ON FPGA A Master Thesis Submitted to University of Electronic Science and Technology of China Major: Master of Engineering Author: Wang Huajun Advisor: A.Pro Xie Hua School: School of Automation Engineering 独创性声明 本人声明所呈交的学位论文是本人在导师指导下进行的研究工作 及取得的研究成果。据我所知，除了文中特别加以标注和致谢的地方 外，论文中不包含其他人已经发表或撰写过的研究成果，也不包含为 获得电子科技大学或其它教育机构的学位或证书而使用过的材料。与 我一同工作的同志对本研究所做的任何贡献均已在论文中作了明确的 说明并表示谢意。 作者签名： 日期： 年 月 日 论文使用授权 本学位论文作者完全了解电子科技大学有关保留、使用学位论文 的规定，有权保留并向国家有关部门或机构送交论文的复印件和磁盘， 允许论文被查阅和借阅。本人授权电子科技大学可以将学位论文的全 部或部分内容编入有关数据库进行检索，可以采用影印、缩印或扫描 等复制手段保存、汇编学位论文。 （保密的学位论文在解密后应遵守此规定） 作者签名： 导师签名： 日期： 年 月 日 摘要 摘要 I I 摘 要 锁相环(PLL)是一个闭环负反馈控制系统，能够对输入信号的相位和频率进行 有效地跟踪。在通信、自动化以及电力系统等领域，锁相环得到了广泛的应用。 由于其优良的性能，已经成为各类电子系统中重要的、不可缺少的基本元器件。 与模拟锁相环相比，全数字锁相环(ADPLL)具有参数稳定、抗干扰能力强以及易于 集成等特点。另外，ADPLL 解决了模拟锁相环中存在的压控振荡器非线性、鉴相 器精度不高、各个部件易于饱和、以及高阶系统不稳定等难题，因此，ADPLL 得 到了越来越多的应用。 到目前为止，全数字锁相环的结构和控制方式已经是多种多样了，而锁定时 间短、同步误差小、跟踪频率范围广以及抗干扰能力强等是衡量一个锁相环系统 优良的标准。针对传统全数字锁相环设计中因控制参数固定而导致频率跟踪范围 窄的问题，本文设计了一种采用自适应控制与 PI 控制相结合的方法实现的新型全 数字锁相环，该锁相环可以使环路的带宽随输入信号频率的改变而自动改变。另 外，针对传统数字锁相环锁定时间与抗干扰能力之间无法协调控制的问题，本文 通过所设计的自适应控制器根据相差的大小将环路捕捉过程分为快捕区、过渡区 以及慢捕区，使控制参数随这三个过程自动调节，有效解决了环路锁定时间与抗 噪声性能之间矛盾的问题。另外，当输入信号频率发生突变后，传统的全数字锁 相环会重新开始较长的锁定过程，本文针对这个问题，设计了一种频率控制字预 置电路，该电路可以使环路在一个周期实现对信号的锁定，大大减小了锁定时间。 本文在研究环路各模块以及分析整体数学模型的基础上，最终，在 Quartus II 软件环境下，采用自顶向下的模块化设计思路完成了整个系统电路的设计，并进 行了编译、综合和仿真，最后在可编程器件上完成硬件实测。软件功能仿真与硬 件实测结果表明：所设计的锁相环的带宽随输入信号的频率改变而改变，同时相 比传统 PI 控制锁相环，锁定时间较短且同步误差较小，可用于有快速同步需求的 场合。当系统时钟为 50MHz 时，在环路分频系数为 N=64 的情况下，环路的锁定 时间最慢在 8 个输入信号周期，最快可在一个周期完成锁定，环路稳定时的同步 误差为 ??160ns，频率跟踪范围为 40Hz~390KHz，且该锁相环电路具有结构简单、 易于集成的特点。 关键词：全数字锁相环，自适应控制，FPGA，比例积分控制 ABSTRACT ABSTRACT II II ABSTRACT Phase-locked loop (PLL) is a closed-loop feedback control system, which can effectively track the phase and frequency of the input signal. Phase-locked loop has been widely applied in areas such as communications, automation and power system, due to its excellen