第四章 主存储器..pptVIP

(3) 该存储器与CPU连接的结构图 ramsel7 3-8 译码 ramsel2 ramsel1 ramsel0 ... A 20-18 A 20-0 A 17-0 OE# MREQ# R/W# CPU D 7 ~D 0 D 7 ~D 0 D 7 ~D 0 D 7 ~D 0 D 7 ~D 0 WE A CE 256K × 8 D WE A CE 256K × 8 D WE A CE 256K × 8 D WE A CE 256K × 8 D (4) 译码器的输出信号逻辑表达式 ramsel0 = A20 * A19 * A18 * MREQ# ramsel1 = A20 * A19 *A18* MREQ# ramsel2 = A20 *A19* A18 * MREQ# ramsel3 = A20 *A19*A18* MREQ# ramsel4 = A20* A19 * A18 * MREQ# ramsel5 = A20* A19 *A18* MREQ# ramsel6 = A20*A19* A18 * MREQ# ramsel7 = A20*A19*A18* MREQ# 存储器容量扩展注意事项 静态存储器字扩展时，将各芯片的地址线、数据线、读写控制线相应并联，而由片选信号来区分各芯片的地址范围 动态存储器一般不设置片选端，但可以用行地址选通RAS#端来扩展字数 行地址锁存由RAS#的下降沿触发实现，列地址锁存由行地址以及CAS#下降沿共同触发的列时钟来实现 当RAS#＝1时，不会产生行、列时钟，存储器不工作，当RAS#由“1”变为“0”时，才会触激发出行时钟，存储器开始工作 与CPU的连接 特别要注意地址线、数据线和控制线的连接 地址线 CPU的地址线数往往比存储芯片的地址线数多，而存储芯片的地址线数又不尽相同 根据不同扩展方式进行合理连接 数据线 CPU的数据线数与存储芯片的数据线数不等时，必须对存储芯片扩位，使其数据线数与CPU的数据线数相等 读写命令线（WE#或R/W#） 直接相连，高电平—读，低电平—写 片选线的连接 片选线的连接是CPU与存储芯片正确工作的关键 只有CPU的访存控制信号MREQ有效时（为低），即CPU要求访存时，才要求选择存储芯片 通常需要一些逻辑电路（译码器等），让访存控制信号与CPU高位地址共同产生片选信号 合理选择存储芯片 根据需要合理选择存储芯片的类型(ROM或RAM)及数量，并尽量使连线简单方便，存储芯片不浪费 实际工作中，还需要考虑时序的配合、速度、负载匹配等问题 二、存储控制 在存储器中，往往需要增设附加电路 M A R 地 址 译 码 器 存 储 体 读 写 电 路 M D R K位地址总线 ... N位数据总线 控制电路 控制信号 二、存储控制 包括地址多路转换与地址选通、刷新逻辑以及读/写控制逻辑等 在存储器中，往往需要增设附加电路 地址多路转换与地址选通：为了减少芯片地址线引出端数目，将地址码分两次送到存储器芯片 芯片地址线引出端减少到地址码的一半 刷新逻辑：刷新逻辑是为动态MOS随机存储器的刷新准备的，通过定时刷新，保证动态MOS存储器的信息不致丢失 采用“读出”方式进行刷新：在读出过程中恢复了存储单元栅极电容的电荷并保持原单元的内容 刷新操作 存储器访问的地址是随机的，不能保证所有的存储单元在一定时间（刷新周期）内都可以读写一遍，因此需要专门考虑刷新控制 在刷新过程中每次刷新一行，依次对存储器的每一行进行读，就可完成对整个DRAM的刷新 从上一次对整个存储器刷新结束，到下一次对整个存储器全部刷新一遍为止，这一段时间间隔称为刷新周期，又叫再生周期。 刷新方式 在一个刷新周期内，利用一段固定的时间对存储器的所有行刷新，此期间存储器停止正常的读和写 集中式刷新 分散式刷新 集中分散式刷新 集中刷新 死区 R/W 刷新 R/W 刷新 2ms 50ns 缺点：在刷新期间不能访问存储器，存在“死区”，有时会影响计算机系统的正常工作 分散式刷新 每行存储单元的刷新在刷新周期内分散地完成 把存取周期分成两段，前半段用来读写或维持，后半段用来刷新 R/W 刷新 R/W 刷新 100ns 缺点：使机器的存取周期增加了1倍，使整机的工作效率下降 集中分散式刷新 将刷新周期除以行数，得两次刷新操作之间的时间间隔t，利用逻辑电路每隔时间t产生一次刷新请求 R/W 刷新 R/W 刷新 R/W R/W R/W t t t 刷新控制 动态MOS存储器的刷新需要有硬件电路的支持 刷新计数器 刷新访存裁决 刷新控制逻辑 产生符合刷新时序要求的相关信号，如RAS# 这些线路可集中在DRAM存储控制器芯片中 如，Intel 8203 DRAM