EDA技术和其应用.PDF

EDA技术及其应用 第6章 实用状态机设计技术 6.1 有限状态机设计初步 6.1.1 为什么要使用状态机 1、状态机克服了纯硬件数字系统顺序方式控制不灵活的缺点。 2、由于状态机的结构相对简单，设计方案相对固定，特别是可以定义 符号化枚举类型的状态，这一切都为VHDL综合器尽可能发挥其强大的 优化功能提供了有利条件。 3、状态机容易构成性能良好的同步时序逻辑模块，这对于对付大规模 逻辑电路设计中令人深感棘手的竞争冒险现象无疑是一个上佳的选择。 此外为了消除电路中的毛刺现象，在状态机设计中有更多的设计方案可 供选择。 4、与VHDL的其他描述方式相比，状态机的VHDL表述丰富多样、程 序层次分明，结构清晰，易读易懂；在排错、修改和模块移植方面也有 其独到的好处。 5、在高速运算和控制方面，状态机更有其巨大的优势。 6、高可靠性。 6.1 有限状态机设计初步 6.1.2 数据类型定义语句 TYPE 数据类型名 IS 数据类型定义 OF 基本数据类型 ; 或 TYPE 数据类型名 IS 数据类型定义 ; TYPE week IS (sun，mon，tue，wed，thu，fri，sat) ; TYPE m_ state IS ( st0，st1，st2，st3，st4，st5 ) ; SIGNAL present _state，next _state : m_state ; TYPE BOOLEAN IS (FALSE，TRUE) ； TYPE my _logic IS ( 1 ，Z ，U ，0 ) ; SIGNAL s1 : my _logic ; s1 = Z ; 6.1 有限状态机设计初步 6.1.3 一般有限状态机的结构 1. 说明部分 ARCHITECTURE ...IS TYPE FSM_ST IS (s0，s1，s2，s3); SIGNAL current_state, next_state: FSM_ST; ... 6.1 有限状态机设计初步 6.1.3 一般有限状态机的结构 2. 主控时序进程 FSM: s_machine PROCESS current_state PROCESS clk REG COM comb_outputs reset next_state state_inputs 图6-1 一般状态机结构图 6.1 有限状态机设计初步 6.1.3 一般有限状态机的结构 3. 主控组合进程 4. 辅助进程 【例6-1】 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY s_ machine IS PORT ( clk, reset : IN STD_LOGIC; 6.1 有限状态机设计初步 state_ inputs : IN STD_LOGIC_VECTOR (0 TO 1); comb_ outputs : OUT INTEGER RANGE 0 TO 15 ); END s_ machine; ARCHITECTURE behv OF s_ machine IS TYPE FSM_ST IS (s0, s1, s2, s3); --数据类型定义，状态符号化 6.1.3 一般有限状态机的结构 SIGNAL current _state, next _state: FSM_ST;--将现态和次态定义为新的数据类型 BEGIN REG: PROCESS (reset, clk) --主控时序进程 BEG