uvm验证方法学在ssd主控soc芯片验证中的应用集成电路工程专业论文.docxVIP

万方数据 万方数据 摘要摘要 摘要 摘要 目前，随着SoC(System Chip)芯片规模及复杂度的快速增长，传统的验证技术已经不能满足项 目进度的需求。而且由于IP复用技术的广泛应用，工程师往往不得不花费大量的时间去了解IP核设计细 节，并为其开发复杂的验证平台和测试激励。面对巨大的验证压力，验证业界开发出了一套新的验证方法 学UVM(Universal Verification Methodology)，它有着强大的、己证实的工业基础，是未来验证技术的发 展趋势。 本文在详细介绍UVM验证方法学的核心思想和寄存器模型的基础上，采用UVM验证方法搭建了SSD (Solid State Disk)主控SoC芯片的验证平台，包括可重用接口UVCs(UVM Verification Component)、模 块和系统UVCs以及系统寄存器模型等。通过分析芯片的系统架构和功能需求，提炼出芯片待验证功能点， 并利用搭建好的验证平台对芯片进行验证，给出了各模块的验证结果以及覆盖率分析。本课题所设计的 UVM验证平台具有高效率、高可重用性的特点，其支持受约束激励自动生成、自动检测和功能覆盖率等 功能，大大提高了验证的完备性和效率。并且验证平台可随时按需求定制平台架构、添加相关验证组件 UVC、修改随机向量约束条件等，使其可重用性和灵活性最大化。另外，寄存器模型为验证平台提供了一 个方便跟踪和访问DUT内部寄存器的方法，可用于监控待验证芯片行为和生成更高抽象层次的激励。 本文所研究的验证方法高效且实用，可应用于其它SSD主控芯片或类似芯片的验证当中。 关键词：SoC系统验证、验证方法学、UVM验证平台、可重用UVC、寄存器模型 东南大学工程硕士学位论文 东南大学工程硕士学位论文 n ABSTRACTABSTRACT ABSTRACT ABSTRACT Nowadays，with the significant increasing of the complexity and scale of SoC(System Chip)design，the traditional verification techniques not able to meet the requirement of the project schedule any more．And， because of the widely of IP technology,engineers always have to spend tremendous efforts learning details inside IP design，and developing complex testbench and testcase for each IR In face of huge pressure of verification，verification industry currently develops new verification methodology UVM(Universal Verification Methodology)，which relies strong and proven industry foundations．It is the trend of verification technology in the future This thesis，which is based research the idea of UVM and Register Model，uses the UVM to build testbench for SSD(Solid Stata Disk)controller SoC chip，including reusable interface UVC(UVM Verification Component)，module and system UVC，and system Register Model．After analyzing the structure and functional requirement of the chip，this thesis extracts the functional points，uses the developed UVM testbench to verify the whole chip，and gives the verification results of important module and coverage analysis at last．The designed UVM testbench has high efficiency and reusa