计算机组成原理（李小勇）22.pptVIP

* 计算机学院体系结构中心 2.2 定点加法、减法运算 2.2.1 补码加减法 2.2.2 溢出检测 2.2.3 基本的加法和减法器 2.2.4 十进制加法器 2.2.1补码加减法 补码加法 公式：[x+y]补=[x]补+[y]补 补码减法 为了将减法转变为加法，需证明公式： [x-y]补=[x]补+[-y]补 2.2.1补码加减法 如： y=0.0111 [y]补=0.0111 [-y]补=1.1001 从右边到左边，除了第一个1和右边的0保持不变以外，其它按位取反,很重要！ 2.2.1补码加减法 例 x=-0.1011,y=0.0111 [x]补=1.0101 [y]补=0.0111 [x+y]补=[x]补+[y]补=1.0101+0.0111=1.1100 x+y=-0.0100 例 x=+0.11011,y=-0.11111 [x]补=0.11011 [y]补=1.00001 [-y]补=0.11111 [x-y]补=[x]补+[-y]补=1.11010 2.2.2 溢出的检测 溢出的检测 可能产生溢出的情况 两正数加，变负数，上溢（大于机器所能表示的最大数） 两负数加，变正数，下溢（小于机器所能表示的最小数） 2.2.2 溢出的检测 例3：ｘ＝＋0.1011, ｙ＝＋0.1001,求ｘ＋ｙ 例4：ｘ＝－0.1101, ｙ＝－0.1011,求ｘ＋ｙ 2.2.2 溢出的检测 一、检测方法 1、双符号位法（参与加减运算的数采用变形补码表示） x 2x≥0 [x]补= 4+x 0≥x -2 Sf1 SF2 0 0 正确（正数）0 1 上溢 1 0 下溢1 1 正确（负数） Sf1 表示正确的符号，逻辑表达式为V=Sf1 ⊕ Sf2,可以用异或门来实现 2.2.2 溢出的检测 二、检验举例： ｘ＝＋0.1100, ｙ＝＋0.1000,求ｘ＋ｙ ｘ＝－0.1100, ｙ＝-0.1000,求ｘ＋ｙ 结果出现了01或10的情况就为溢出 2.2.2 溢出的检测 2、单符号位法 Cf C00 0 正确（正数）0 1 上溢 1 0 下溢1 1 正确（负数） V=Cf ⊕ C0 其中Cf为符号位产生的进位,C0为最高有效位产生的进位。 2.2.4 基本的二进制加法/减法器 首先我们来讨论最简单的一位全加器的结构，设定两个二进制数字Ai，Bi和一个进位输入Ci 相加，产生一个和输出Si ，以及一个进位输出Ci＋1。 Ai ＋ Bi Ci Ci＋1 Si 下表列出一位全加器进行加法运算的输入输出真值表。 输入 输出 Ai Bi Ci Si Ci＋1 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1 表2.2 一位全加器真值表 根据表2.2所示的真值表，三个输入端和两个输入端可按如下逻辑方程进行联系： 行波进位的补码加法/减法器 由上图看到，n个1位的全加器(FA)可级联成一个n位的行波进位加减器。M为方式控制输入线，当M＝0时，作加法(A＋B)运算；当M＝1时，作减法(A－B)运算，在后一种情况下，A－B运算转化成[A]补＋[－B]补运算，求补过程由B＋1来实现。因此图中最右边的全加器的起始进位输入端被连接到功能方式线M上，作减法时M＝1，相当于在加法器的最低位上加1。另外图中左边还表示出单符号位法的溢出检测逻辑；当Cn＝Cn－1时，运算无溢出；而当Cn≠Cn－1时，运算有溢出，经异或门产生溢出信号。 对一位全加器(FA)来说，Si的时间延迟为6T(每级异或门延迟3T)，Ci＋1的时间延迟为5T，其中T被定义为相应于单级逻辑电路的单位门延迟。T通常采用一个“与非”门或一个“或非”门的时间延迟来作为度量单位。 　　现在我们计算一个n位的行波进位加法器的时间延迟。假如采用图2.2(a)所示的一位全加器并考虑溢出检测，那么n位行波进位加法器的延迟时间ta为 ta＝n·2T＋9T＝(2n＋9)T 9T为最低位上的两极“异或”门再加上溢出“异或”门的总时间，2T为每级进位链的延迟时间。 * * * 计算机学院体系结