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基于ISE5.2的输入方法修改稿 PAGE 第 PAGE \* Arabic \* MERGEFORMAT 10 页 第3章 设计输入 内容提要 本章介绍了Xilinx公司ISE5.x的原理图（schematic）输入，VHDL/Verilog语言描述，状态图输入，IP核复用等输入方法，和Altera公司QuartusⅡ 的原理图输入和HDL输入方法。 知识要点： 设计输入，原理图输入，VHDL/Verilog语言描述，状态图输入，IP核复用。 教学建议: 本章的重点掌握是Xilinx公司和Altera公司的FPGA器件的输入设计方法。要求了解不同输入设计方法的特点，掌握FPGA器件的原理图输入、VHDL/Verilog语言描述、状态图输入，IP核复用等输入设计方法。建议学时数为4学时。学习中应注意不同的软件版本，相同或者类似名称的输入方法，其操作方法和步骤是不同的。可以结合第8章的应用实例，通过设计实例，熟悉和掌握不同的输入方法。 3.1 基于ISE5.2的设计输入方法 设计输入（Design Entry）是FPGA设计的第一步，设计输入完成对电路或电路功能的描述。 Xilinx公司开发的的ISE5.x(Integrated Software Environment) FPGA/CPLD用户开发集成环境为FPGA设计者提供了多种输入方法，主要有原理图（schematic）输入，VHDL/Verilog语言描述，状态图输入，IP核复用等。 3.1.1原理图输入 原理图输入是FPGA设计中一个比较直观的输入方法。顶层设计采用原理图输入有利于对整个系统的把握。 启动ISE5.2 “开始” ? “程序” ? “Xilinx ISE5”，在下拉子菜单中点击Project Navigator启动ISE5.2。启动后的Project Navigator如图3.1.1所示。 图3.1.1 第一次启动时的ISE5.2界面 建立工程 设计开始，首先要建立一个工程，所有的设计将在这个工程下完成。 （1）选择File ? New project，跳出New project对话框，如图3.1.1.2所示。 键入工程路径选择目标器件键入工程名 键入工程路径 选择目标器件 键入工程名 图3.1. 2 新建工程对话框 （2）如图3.1.2所示键入工程名和工程路径。 （3）如图3.1.2所示在Project Device Option中选择相应的目标器件。Device Family栏选择器件的系列，Device栏选择器件的型号，Package栏选择器件的封装，Speed Grade栏选择器件的速度类型，Design Flow栏选择设计流程。如果不做特别申明，本书基于ISE5.2的所有设计都将选用如图所示的目标器件。点击OK，如图3.1.3所示。 图3.1. 3 工程建立好后的ISE5.2界面 建立原理图输入源文件 （1）选择Project ? New source，或者在Sources in Project窗口中单击鼠标右键，选择New source，跳出“新建工程设计文件”对话框。如图3.1.4所示选择Schematic，然后在File中键入文件名half_add，文件将存于Location中所示的位置，如图3.1.4所示。 图3.1. 4 新建工程设计文件对话框 （2）单击“下一步”? “完成“，跳出Xilinx ECS(Engineering Capture System)设计界面，如图3.1.5所示。 图3.1.5 Xilinx ECS 窗口 下面以一个简单的半加器为例介绍如何在ISE5.2中使用原理图输入 （1）假设半加器的输入为A和B，输出为S（和）和CO（进位）。由半加器的真值表（如表3.1.1.1）得到半加器的输入输出的关系逻辑表达式为： S = A xor B CO = A and B 表3.1.1 半加器真值表 输 入 输 出 A B S CO 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 由逻辑表达式可以通过ISE5.2的ECS完成对半加器的功能描述。 （2）在图3.1. 6中可以看到ECS主窗口的左边栏有两个选项Options和Symbols。 单击Symbols选项，如图3.1.6所示。 图3.1.