基于40nm CMOS工艺下5GHz锁相环设计-电路与系统专业论文.docxVIP

摘要摘要 摘要 摘要 芯片间并行通信因其各数据位直接相连，就要求有足够的芯片引脚，然而芯 片封装中引脚的尺寸却不能像集成电路越做越小，这无疑限制了：芷=片集成的发展 速度，增加了设计成本；另一方面，并行通信对时钟信号的同步性要求比较高， 这就限制了传输接口速度的提高，这都表明传统并行通信发展遇到了瓶颈。而 SerDes作为异步模式的串行通信，因其所需引脚少，传输数据率高，而逐渐成 为通信系统中的主流模式。 本文描述的SerDes系统依据IEEE 10GBASE．KR协议。锁相环(PLL，Phase Locked Loop)作为SerDes系统中提供时钟源的重要模块，同时也是SerDes系 统中随机噪声的主要来源，其抖动性能影响着系统的误码率。在10Gb／s高通信 数据率下，实现满足系统误码率要求的低抖动时钟成为本设计的挑战。 本文基于SMIC 40nm工艺，实现了一款应用于10Gb／s高速串并接口电路的 5GHz锁相环。通过对环路传输特性的分析，本文设定了较优化的指标参数。为 使锁相环拥有更好的抖动性能，锁相环输入参考信号选择经典的156．25MHz，环 路带宽选择为3MHz以达到更好的抑制振荡器相位噪声的目的。锁相环中的压控 振荡器(VCO，Voltage Controlled Oscillator)采用了拥有更好相位噪声性能的串 联耦合正交结构(S-QVCO，Series Quadrature VCO)，环路实现4路等相位间隔 的5．1 5625GHz时钟输出。环路输出采用二分频单转差缓冲器实现可忽略相差的 8路等相位间隔的2．578 125GHz时钟，本文实现多频多相并行输出，而不是单纯 的提高PLL工作频率，能够实现更高的操作频率。电荷泵则采用共源共栅结构， 并利用了负反馈技术以更好的提高电流匹配性能。 本文的锁相环环路设计在SMIC 40nm工艺下设计实现了5．】5625GHz时钟和 2．578125GHz时钟多频多相并行输出，在1．1V的供电电压下，总电流为7．6mA。 仿真结果显示，振荡器在3MHz频偏处的FoM(Figure of Merit)达到了 ．183．97dBc／Hz的优良性能，通过对环路各模块噪声贡献的分析，得出锁相环输 出的5．16GHz时钟在lOkHz至100MHz频率范围内的抖动约为107fS(rms)，锁定 时间约为1．5us，总面积为780um410um，满足系统lpsO’ms)fl,J指标要求。另一 方面，本文通过分析先进工艺下的晶体管漏电流对环路的影响，采用了电流补偿 措施，使环路输出杂散性能改善了2．17dB。 关键词： 锁相环低抖动正交压控振荡器多相时钊， 万方数据 AbstractParallel Abstract Parallel communication between chips requires enough pins to cover all the data bits，because each data bit in one chip connects to the corresponding bit in the other chip directly．However,the size of pins in packages can not decrease as the size of transistors in chips．So it certainly limits the speed of chip integration and increases cost．At the same time，the requirement of the clock synchronization of parallel communication is relatively higher,SO it limits the increment of the speed of transmission interface data rate．All of those suggest that the speed of traditional parallel data transmission has become a bottleneck of data transmission．As an asynchronous mode serial communication，SerDes gradually becomes the mainstream in communication system which requires less pins and can achieve a higher data rate． This articl