HDL课程设计序列检测器的设计.doc

课程设计项目成绩评定表 电子与信息工程系 2010年12月 一、设计任务及要求： 1、设计任务： 设计一个“10010”序列的检测器。 2、要 求： 1、X为数字码流输入，Z为检出标记输出。 2、高电平表示“发现指定序列”，低电平表示“没有发现指定序列。 3、考虑码流为“1100_1001_0000_1001_0100” 4、当连续的检测到序列“10010” 指导教师签名： 年 月 日 二、指导教师评语： 指导教师签名： 年 月 日 三、成绩评定： 指导教师签名： 年 月 日 四、系部意见： 系部盖章： 年 月 日 设计项目成绩评定表 课程设计报告书目录 设计报告书目录 TOC \o 1-3 \h \z \u HYPERLINK \l _Toc281563645 一、设计目的 PAGEREF _Toc281563645 \h 1 HYPERLINK \l _Toc281563646 二、设计思路 PAGEREF _Toc281563646 \h 1 HYPERLINK \l _Toc281563647 三、设计过程 PAGEREF _Toc281563647 \h 1 HYPERLINK \l _Toc281563648 3.1、设计原理 PAGEREF _Toc281563648 \h 1 HYPERLINK \l _Toc281563649 3.2、设计模块 PAGEREF _Toc281563649 \h 2 HYPERLINK \l _Toc281563650 3.3、测试模块 PAGEREF _Toc281563650 \h 3 HYPERLINK \l _Toc281563651 四、仿真结果 PAGEREF _Toc281563651 \h 4 HYPERLINK \l _Toc281563652 五、主要元器件与设备 PAGEREF _Toc281563652 \h 4 HYPERLINK \l _Toc281563653 六、课程设计体会与建议 PAGEREF _Toc281563653 \h 4 HYPERLINK \l _Toc281563654 6.1、设计体会 PAGEREF _Toc281563654 \h 4 HYPERLINK \l _Toc281563655 6.2、设计建议 PAGEREF _Toc281563655 \h 5 HYPERLINK \l _Toc281563656 七、参考文献 PAGEREF _Toc281563656 \h 5 序列检测器设计 PAGE 1 电子与信息工程系 2010年12月 一、设计目的 1、熟练掌握Verilog 语言。 2、熟悉HDL数字系统的设计流程。 二、设计思路 1、设计功能设计模块。 2、设计测试代码。 三、设计过程 3.1、设计原理 序列检测器可用于检测一组或多组由二进制码组成的脉冲序列信号，当序列检测器连续收到一组串行二进制码后，如果这组码与检测器中预先设置的码相同，则输出1，否则输出0。由于这种检测的关键在于正确码的收到必须是连续的，这就要求检测器必须记住前一次的正确码及正确序列，知道在连续的检测中所收到的每一位码都与预置数的对应码相同。在检测过程中，任何一位不相等都将回到初始状态重新开始检测。 序列检测器在数据通讯，雷达和遥测等领域中用与检测步识别标志。它是一种用来检测一组或多组序列信号的电路。例如检测器收到一组串行码｛10010｝后，输出标志1，否则，输出0。 考查这个例子，每收到一个符合要求的串行码就需要用一个状态进行记忆。串行码长度为5位，需要5个状态；另外，还需要增加一个“未收到一个有效位”的状态，共6个状态；S0~S5，状态标记符的下标表示有几个有效位被读出。 画出状态转换图，如图1所示，很显然这是一个莫尔状态机。6个状态机根据编码原则可以用3位二进制数来表示。 图1状态转换图 3.2、设计模块 module series(clk,x,z,rst); //series detect input clk,rst; input x; output z; reg[2:0] state; parameter idle=3d0, A=3d1, B=3d2, C=3d3, D=3d4,