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eda3-8译码器实验报告 　　实验三：3-8译码器的设计　　一、实验目的　　1、学习QuartusII软件设计平台。　　2、了解EDA的设计过程。　　3、通过实例，学习和掌握QuartusII平台下的文本输入法。　　4、学习和掌握3-8译码器的工作和设计原理。　　5、初步掌握该实验的软件仿真过程。　　二、实验仪器　　PC机，操作系统为Windows7/XP，本课程所用系统均为WindowsXP，QuartusII设计平台。　　三、实验步骤　　1、创建工程，在File菜单中选择NewProjectWizard，弹出对话框如下图所示　　在这个窗口中第一行为工程保存路径，第二行为工程名，第三行为顶层文件实体名，和工程名一样。　　2、新建设计文本文件，在file中选择new，出现如下对话框：　　选择VHDLFile点击OK。　　3、文本输入，在文本中输入如下程序代码：　　libraryieee;　　use_logic_;　　entityvariable_decoderis　　port(A:inSTD_LOGIC;　　B:inSTD_LOGIC;　　C:inSTD_LOGIC;　　Y:outSTD_LOGIC_VECTOR(7downto0));　　endvariable_decoder;　　architecturertlofvariable_decoderis　　begin　　process(A,B,C)　　variableCOMB:std_logic_vector(2downto0);　　begin　　COMB:=CBA;　　caseCOMBis　　when000=YYYYYYYYYSetasTop-levelEntityCtrl+Shift+J接下来进行编译，点击processing-StartCompilation，见下图　　5、仿真验证，打开波形编辑器，新建一个波形仿真文件，如下图：　　然后选择菜单“View”→“Utility”→“NodeFinder”出现如下对话框，在“Filter”中选择“Pins：all”，再点击“List”即在下边的“NodeFound”框中出现本设计项目中所有端口引脚列表，并逐个拖到波形编辑器的窗口中。　　接下来编辑输入信号波形，然后将编辑好的信号波形保存，点击波形仿真，仿真结果如下图所示：　　6．选择菜单“Tools”→“NetlistViewers”→“RTLviewer”得到如下电路图：　　3-8译码器VHDL设计实验报告　　一、设计原理：　　先判断使能端口EN状态，当其满足高电平时，判断三个输入端口A2，A1，A0的状态来决定输出。若使能端口为低电平则固定输出不受逻辑输出A2，A1，A0的影响。使能有效时按照三个输入状态决定八个输出的状态。　　真值表：　　A2A1A0Y7Y6Y5Y4Y3Y2Y1Y0　　　　二、实验程序：　　LIBRARYIEEE;　　USE_LOGIC_;　　ENTITYdemoIS　　PORT(A:INSTD_LOGIC_VECTOR(2DOWNTO0);　　EN:INSTD_LOGIC;　　Y:OUTSTD_LOGIC_VECTOR(7DOWNTO0));　　ENDdemo;　　ARCHITECTUREDEC_BEHAVEOFdemoIS　　SIGNALSEL:STD_LOGIC_VECTOR(3DOWNTO0);　　BEGIN　　SEL(0)NewprojectWizard　　(2)在向导的第一页设置工程文件夹，工程名称及顶层实体名称。注意：工程名称和顶层实体名称相同且不能为中文。　　推荐工程文件夹、工程名称和顶层实体名称相同。　　(3)点击Next按钮，进入添加设计文件对话框　　(4)点击Next进入选择目标芯片对话框，ACEX1K系列EP1K30QC208-3　　(5)点击Next进入EDA工具设置页面　　(6)在新建工程向导最后，QuartusII给出新建工程摘要信息，点击Finish完成向导。　　2、程序设计输入　　执行File-New?选中DeviceDesgnFiles中的VHDLFile后，点击OK，这时执行File—SaveAs　　输入源程序　　程序输入　　(二)、编译　　1启动编译：执行菜单processing-startcompilation。当发现错误时会立即终止编译，并给出错误信息，双击错误名称，会自动定位到出错位　　置，以便修改错误。　　2完成编译：给出编译报告　　、仿真　　1、新建波形文件：执行File-NEW，选中OtherFiles中vectorwaveformfile,点击OK新建空白文件，