基于 EPM7128 设计的数据合并转换器.docxVIP

　　摘要介绍了基于芯片7128设计的数据合并转换器。 　　其中，控制串行口数据合并时间的计数器电路和并行数据转换成串行数据的移位电路都是在中完成的，数据块合并由相应的软件实现，最终形成流输出。 　　关键词数据合并转换器串行口流数据交换机的传送速率很高，当其和串行口通信时，在发送前把数据分为两部分分别发送到串行口，然后经过数据合并转换器把各个串行口的数据合并在一起并转换成流。 　　本文介绍了基于芯片7128设计的数据合并转换器。 　　1数据合并转换器硬件电路7128是可编程的大规模逻辑器件，为公司的7000系列产品，具有高阻抗、电可擦等特点，可用门单元为2500个，管脚间最大延迟为5，工作电压为+5。 　　7205为型异步读写的存储器芯片，容量为8192×9比特，存取时间为12，有空、半满、满三个标志位，最大功耗为660，工作电压为+5。 　　4860属于104嵌入式系统的586系旬，为-133，具有1、2两个串口，一个并口，一个接口，一个接口，一个接口，一个-接口，16个中断，额定功率为8，工作电压为+5。 　　范文先生网收集整理12数据合并转换器电路框图可编程的数据合并转换器电路框图如图1所示。 　　图中，为数据总线，为地址总线，和分别为读写信号线，5、7、1011为四个中断，1、2和3是在内部生成的地址译码器-分别送给分频器、两个串行口的片选信号，是晶振送给分频器的振荡脉冲，是分频器输出的脉冲和，、是由生成的包含地址信息的访问的读写脉冲，_1和_2为串行口输入数据，_是数据合并转换器输出的流，为输出的码同步时钟，为输出的字同步时钟。 　　13电路工作分析晶振把时钟脉冲送给分频器，分频器含有两个可编程的定时器。 　　分频器把可控的和送给，在内部经过逻辑组合形成三路脉冲信号，一路控制计数器形成5、7两个帧频中断触发脉冲，接到中断后立即写；另一路控制移位寄存器把并行数据转换成串行数据流；第三路形成去连续读。 　　两个串行口通过中断方式10、11接收到外部数据后，暂存缓冲区内，按一定格式由中断5控制写给。 　　2内部逻辑电路内部逻辑电路如图2所示。 　　图中，虚线框内为内部电路，虚线框外为的口。 　　21地址译码器地址译码器-用语言生成。 　　-的输出有总线驱动器芯片74245的使能脉冲，总线传输方向的使能脉冲，写操作脉冲，分频器和串行口的片选1、2和3，数据空满标志脉冲，复位时钟脉冲。 　　22数据移位部分周期是的8位，它们都是分频送来的脉冲。 　　反相后作为的读信号，两次反相后作为字同步时钟。 　　直接作为移位寄存器74165的时钟触发脉冲，两者与非后的输出低电平作为74165重数据的触发电平。 　　它们的信号时序如图3所示。 　　从三者的时序图可知，每当一个字节的最后一位完成移位后，在脉冲反相的下降沿触发下读取数据，这时74165的装载使能74165恰好为低电平与非结果，完成部数据装载，然后在 　　脉冲的上升沿作用下开始新一软次的数据移位。 　　23帧长计数器的部分两个74161设计长164的分频器，也叫帧长计数器，此计数器的时钟为，计数器的输出最高两位逻辑与为中断7，把与门输出与次高位逻辑异或为中断5。 　　这样，7比5在时序上早半个周期。 　　开始复位后，7脉冲首先产生，触发中断，中断后在服务程序中把64个字节数据写到，然后屏蔽中断7，半个周期后，中还剩32个字节数据因此的读脉冲和反相同频。 　　然后中断5到来，响应后，再写64个字节数据给，使中一直保持有数据的状态可避免读正好落在两个写之间，因无数据而读死。 　　这样，每当中断5到来，都写64字节给，周而复始，所以把64字节定为帧长。 　　设的频率为，则的频率为8，由于帧长为64，所以有帧频=8×64,流速率=。 　　分频器的分频比是通过软件设定的，所以流的速率可编程。 　　3软件设计0303,036;方式3，方波。 　　0300,050;0，分频比为80。 　　0300,000;0303,074;方式2，脉冲。 　　0301,008;1,分频比为8。 　　0301,000;数据合并1_24==0;串行口1的24字节数据放在数组的4～27的位置。 　　{_1[1_++]=1;串行口1接收数据_；_=1_24；[_-1]+4,_1[1_-24],24;}2_24==0;串行口2的24字节数据放在数组的28～51的位置。 　　{_2[2_++]=2;串行口2接收数据_;_=2_24;[_-1]+28,_2[2_-24],24;合并后的数据放在数组中。 　　写__;__函数为中断服务程序的一部分。 　　{=0; 　　,[][];数组送给，实现数据合并