安徽工业大学计算机科学与技术学院数字逻辑课件 第18讲.ppt

第 18 讲 课时授课计划 课 程 内 容 例1 用74LS161构成10进制计数器 解：用同步置数控制端实现。 1）若从0000开始计数。 则D3D2D1D0=0000。 （1）写出SN-1的二进制代码： SN-1 = S10-1=S9 =1001 （2）写出反馈归零（置数）函数。由于计数器从0开始计数，因此反馈归零函数为： （3）画连线图。 十进制计数器的计数状态顺序表 Digital Logic Circuit 第18讲 同步计数器 Anhui University of Technology 安徽工业大学计算机学院 内容：同步计数器 利用计数器的级联获得大容量同步N进制计数器 目的与要求： 1. 掌握常用 MSI 计数器的逻辑功能及应用（级联 法、反馈置数法） 2. 掌握N进制同步计数器的实现原理和方法 3. 掌握查手册使用MSI计数器的方法 重点与难点： 1.常用 MSI 计数器的逻辑功能、应用（级联法、反馈归零） 2. 同步/异步清零/置数功能的正确理解 课堂讨论： 1. 同步置数时状态 SN 出现吗？ 2. 实现更大容量计数器时，计数器的顺序如何？ 现代教学方法与手段： 大屏幕投影 二、同步计数器 1.同步二进制计数器 1）同步二进制加法计数器 设计思想：同步计数器中，所有触发器的CP端相连，CP的每一个触发沿都会使所有的触发器状态更新。因此不能使用T’触发器。 应控制触发器的输入端，即将触发器接成T触发器。 只有当低位向高位进位时（即低位全1时再加1），令高位触发器的T=1，触发器翻转，计数加1。 3位二进制同步加法计数器 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 状态图 输出方程： 时钟方程： 时序图 FF0每输入一个时钟脉冲翻转一次 FF1在Q0=1时，在下一个CP触发沿到来时翻转。 FF2在Q0=Q1=1时，在下一个CP触发沿到来时翻转。 电路图 由于没有无效状态，电路能自启动。 推广到n位二进制同步加法计数器 驱动方程 输出方程 2）同步二进制减法计数器 设计思想：同步计数器中，所有触发器的CP端相连，CP的每一个触发沿都会使所有的触发器状态更新。因此不能使用T’触发器。 应控制触发器的输入端，即将触发器接成T触发器。 只有当低位向高位借位时（即低位全0时再减1），令高位触发器的T=1，触发器翻转，计数减1。 为此，只要将二进制加法计数器的输出由Q端改为 端，便成为同步二进制减法计数器了。 3位二进制同步减法计数器 选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示。 状态图 输出方程： 时钟方程： 时序图 FF0每输入一个时钟脉冲翻转一次 FF1在Q0=0时，在下一个CP触发沿到来时翻转。 FF2在Q0=Q1=0时，在下一个CP触发沿到来时翻转。 电路图 由于没有无效状态，电路能自启动。 推广到n位二进制同步减法计数器 驱动方程 输出方程 3位二进制同步可逆计数器 设用U/D表示加减控制信号，且U/D＝0时作加计数，U/D ＝1时作减计数，则把二进制同步加法计数器的驱动方程和U/D相与，把减法计数器的驱动方程和U/D相与，再把二者相加，便可得到二进制同步可逆计数器的驱动方程。 输出方程 电路图 4位集成二进制同步加法计数器74LS161/163 ①CR=0时异步清零。 ②CR=1、LD=0时同步置数。 ③CR=LD=1且CPT=CPP=1时，按照4位自然二进制码进行同步二进制计数。 ④CR=LD=1且CPT·CPP=0时，计数器状态保持不变。 74LS163的引脚排列和74LS161相同，不同之处是74LS163采用同步清零方式。 双4位集成二进制同步加法计数器CC4520 ①CR=1时，异步清零。 ②CR=0、EN=1时，在CP脉冲上升沿作用下进行加法计数。 ③CR=0、CP=0时，在EN脉冲下降沿作用下进行加法计数。 ④CR=0、EN=0或CR=0、CP=1时，计数器状态保持不变。 4位集成二进制同步可逆计数器74LS191 U/D是加减计数控制端；CT是使能端；LD是异步置数控制端；D0～D3是并行数据输入端；Q0～Q3是计数器状态输出端；CO/BO是进位借位信号输