长江大学计算机科学学院数字逻辑课件第6章 时序逻辑电路.ppt

6.1 时序逻辑电路的特点、表示方法和分类 2．按电路中触发器状态变化是否同步可分为：同步时序电路和异步时序电路。 同步时序电路：电路状态改变时，电路中要更新状态的触发器是同步翻转的。因为在这种时序电路中，其状态的改变受同一个时钟脉冲控制，各个触发器的CP信号都是输入时钟脉冲。 异步时序电路：电路状态改变时，电路中要更新状态的触发器，有的先翻转，有的后翻转，是异步进行的。因为在这种时序电路中，有的触发器的CP信号就是输人时钟脉冲，有的触发器则不是，而是其它触发器的输出。 6.2 基于触发器的时序逻辑电路的分析 基于触发器的时序逻辑电路的分析通常按以下步骤进行： （1） 分析电路组成，写出三个向量函数。 根据给定电路，写出各触发器的驱动方程和时钟方程，并写出输出方程。 （2） 求状态方程。 将步骤（1）中得到的各触发器的驱动方程代入各自的特性方程中，求出每个触发器的状态方程。状态方程反映了触发器的次态与现态及外部输入之间的逻辑关系。 6.2 基于触发器的时序逻辑电路的分析 表6-1 例6-1的状态表 6.2 基于触发器的时序逻辑电路的分析 能自启动与不能自启动：在时序电路中，虽然存在无效状态，但它们没有形成循环，这样的时序电路叫做能自启动的时序电路。如果既有无效状态存在，它们之间又形成了循环，这样的时序电路被称之为不能自启动的时序电路。例如，图6-4所示状态图中，既存在无效状态010、101，又形成了无效循环，因此，图6-4所示时序电路是一个不能自启动的时序电路。在这种时序电路中，一旦因某种原因，例如干扰而落入无效循环，就再也回不到有效状态了，当然，再要正常工作也就不可能了。 6.2 基于触发器的时序逻辑电路的分析 解：（1）写时序电路的输出方程及激励方程如下： 6. 3 基于触发器的时序逻辑电路的设计 (2) 状态化简 在确定了原始状态转换图之后，若在状态转换图中出现了等价状态，就需要进行化简。所谓等价状态，是指在相同的输入条件下状态转换具有相同的次态及同样的输出。由于等价状态是重复的，因此可以合并为一项，从而达到了状态的简化。 6. 3 基于触发器的时序逻辑电路的设计 (3) 选择触发器，并进行状态分配（状态编码） 每个触发器有两个状态0和1，n个触发器能表示2n个状态。若用N表示时序电路的状态数，则有：2n-1N≤2n 因此通过上式可以确定触发器的数目。由于不同类型的触发器驱动方式不同，设计出的电路也不一样。因此，在设计具体的电路时，要选定触发器的类型。状态分配也叫状态编码，是指对原始状态转换图中的每个状态进行编码。编码方案选择得当，可以使设计结果简单。 6. 3 基于触发器的时序逻辑电路的设计 (4) 求状态方程、驱动方程、输出方程 由编码后的状态转换图（或状态转换表）画出次态卡诺图，从次态卡诺图可以求得状态方程。如果设计中的输出量不是触发器的直接输出，还需要写出输出方程。然后根据状态方程与选定的触发器的特征方程相比较，求出驱动方程。而对于异步时序逻辑电路还要写出时钟方程。 6. 3 基于触发器的时序逻辑电路的设计 (5) 画逻辑电路图。 根据得到的驱动方程和输出方程，可以画出逻辑电路图。 (6) 检查电路能否自启动。 时序电路设计完成后，一般要求上电后能自启动。所谓自启动是指上电后，经过若干CP时钟脉冲返回到有效循环中。如果电路不能自启动，则需修改设计使之能自启动。 6. 3 基于触发器的时序逻辑电路的设计 【例6-4】 试设计一个五进制加法计数器。 解：由于计数器能够在时钟脉冲作用下，自动地依次从一个状态转换到下一个状态。假设计数器没有外界控制逻辑信号输入，只有进位输出信号。令进位输出C=1表示有进位输出，而C=0则表示无进位输出。 五进制加法计数器应有5个有效状态。它的状态转换图如图6-10所示。 6. 3 基于触发器的时序逻辑电路的设计 由于五进制计数器必须用5个不同的电路状态来表示输入的时钟脉冲数，所以不会存在等价状态：当然就无需状态化简。 由于五进制计数器的状态数是5，所以应选3个触发器。选000～100等5个自然二进制数作为S0～S4的编码。编码之后的状态转换图如图6-11所示。 6. 3 基于触发器的时序逻辑电路的设计 根据图6-11可以画出表示次态逻辑函数和进位输出函数的卡诺图，如图6-12所示。这种卡诺图常称为次态卡诺图。将次态和输出状态填在相应现态所对应的方格内，不出现的状态可按约束项处理，在相应方格内画×，便可得到次态卡诺图 6. 3 基于触发器的时序逻辑电路的设计 由次态卡诺图写出的触发器的状态方程的形式，应与选用的触发器的特性方程的形式相似，以便于状态方程和特性方程对比，求出驱动方程。对于D触发器，由于Qn+1＝