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数字电路加法器实验报告(共10篇) 　　中山大学移动信息工程学院本科生实验报告　　课程名称：数字电路实验　　任课教师：王军　　助教：李正　　一、实验题目　　Lab9：用3种不同的方法实现4位加法器　　1.行为级描述的加法器2.行波进位加法器3.超前进位加法器　　二、实验目的　　1.更加熟练的运用ISE软件进行实验设计和仿真。2.加深对verilog语言的理解和运用　　3.掌握加法器的原理，学会用不同层级实现方法来实现加法器　　三、实验内容　　1.实验步骤　　?编写文本文件并编译?软件仿真?进行硬件配置2.实验原理　　四、实验结果　　：ISE软件进行4位加法器的设计与实现　　综合得出的RTL电路图　　图一：加法器行为级描述RTL图　　如图一所示，用行为级语言对加法器进行描述即可实现四位加法器。　　仿真波形图　　图二：图一：行为级加法器实现的仿真图　　如图二所示，当输入a，b二进制的四位数时，输出y分别是将四位数相加。cf是最大进位，当a与b相加之后的数大于16，则cf输出为1，其余情况输出为0。例如，当输入为a=1000，b=0111,时，输出相应的y应为1111，cf为0。根据加法运算，上述仿真的结果是正确的。　　开发板的实际效果图　　下图的左边前四个开关分别对应a输入从高位到低位的四位二进制数，靠近右边的四个开关别对应输入b从高位到低位的四位二进制数。输出对应5个LED灯，从高位到低位分别为靠近左边从左到右的五个灯。　　图一：a=1000,b=0101，y=1101，cf=0效果图　　如上图所示，当输入为a=1000和b=0101，相应的输出为0,1101分别对应相应的第2,3,5盏灯亮　　图二：a=1000,b=0111，y=1111，cf=0效果图　　如上图所示，当输入为a=1000和b=0111，相应的输出为0,1111　　分别对应相应的第2,3,4，5盏灯亮　　图三：a=1000,b=1000，y=0000，cf=1效果图　　如上图所示，当输入为a=1000和b=1000，相应的输出为1,0000　　分别对应相应的第1盏灯亮　　图四：a=1110,b=1010，y=1000，cf=1效果图　　如上图所示，当输入为a=1110和b=1010，相应的输出为1,1000　　分别对应相应的第1，2盏灯亮　　图五：a=1110,b=1101，y=1011，cf=1效果图　　如上图所示，当输入为a=1110和b=1101输出为1,1011　　分别对应相应的第1，2,4,5盏灯亮　　2.ISE软件进行4位加法器的设计与实现综合得出的RTL电路图　　如上图所示，按照加法器的实验原理，对与相应的进位数c[i]，c[i]=a[i]b[i]+a[i]c[i-1]+b[i]c[i-1],即进位分别为对应位相应的a，b输入和上一位数的进位数，如果有两个以上不为0，则进位，否则，则不进位。对于相应的输出，y[i]=a[i]^b[i]^c[i],即相应的位数的输出取决于对应位数的a，b，输入和相应的进位数的不为零的数的奇偶性。如果为奇数，则y[i]=1,偶数，则y[i]=0;　　仿真波形图　　3.ISE软件进行4位加法器的设计与实现　　RTL图　　如图所示，根据超前进位的原理，对于相应的位数I,当a[i]＝b[i]＝1时，由相应进位为＝1，即产生进位。否则，若a[i]或b[i]中异或为1且上一位的进位为1，则产生进位。而y[i]则与a[i],b[i],和上一位的进位c[i-1]这三个变量为1的奇偶性有关。　　仿真图　　宁德师范学院计算机系　　实验报告　　课程名称数字电子技术基础实验名称加法器设计专业年级学号姓名指导教师石曼银实验日期09　　实验三加法器的设计与仿真　　一、实验目的　　熟悉QuartusⅡ仿真软件的基本操作，用逻辑图和VHDL语言设计加法器并验证。　　二、实验内容　　1、熟悉QuartusⅡ软件的基本操作，了解各种设计输入方法　　2、用逻辑图和VHDL语言设计全加器并进行仿真验证；3、用设计好的全加器组成串行加法器并进行仿真验证；4、用逻辑图设计4位先行进位全加器并进行仿真验证；　　三、实验原理　　1.全加器　　全加器英文名称为full-adder，是用门电路实现两个二进制数相加并求出和的组合线路，称为一位全加器。一位全加器可以处理低位进位，并输出本位加法进位。多个一位全加器进行级联可以得到多位全加器。　　用途：实现一位全加操作逻辑图　　真值表　　第1页共7页　　利用与或门设计的全加器，它只能做一位的加法，先预想好它的功能，写出真值表，就可以根据这些来设计电路了。　　2.四位串行加法器　　逻辑图　　利用全加