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数字电子技术实训报告 　　数字电子技术实训报告书　　课程设计题目：　　利用四位全加器实现四位数据相加设计　　1题目分析　　2设计思路　　3电路图及电路原理分析　　4电路的初步验证　　5电路总设计与实现　　6总结与体会　　7参考文献目录　　１题目分析：　　课程设计题目：　　利用四位全加器实现四位数据相加设计　　课程设计主要内容：　　设计要求：　　通过８个开关分别设置两个四位８４２１BCD码的输入，通过数码管观察电路对任意两个8421BCD码相加后输出。2设计思路　　本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号　　S3,S2,S1,S0和向高位的进位C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个4008译码器，最后分别通过数码管BS204实现二位显示。　　BCD码因为从0-9，只有10个有效数字。所以a和b的输入也只有0-9，结果也只能出现0-9。　　如果结果超过9的范围，比如6+8，0110+1000，结果等于1110，为14，所以BCD码应该显示,所以调整的全加器应该对第一个全加器再加上6，0110，调整之后，1110+0110=为14，结果正确。所以，2个全家器的作用如上。周边电路就是判断结果是否大于9，如果大于，则驱动调整用全加器加6，如果不大于，则第二个全加器加0或者不工作。　　8421BCD码实际为2进制的数据表示法。　　一个全加器进行a+b计算。另一个全加器对第一个全家器的结果进行修正。从而实现四位全加器的相加。　　3电路图及电路原理分析　　a.我们在实验中，运用了两片4008芯片。其结构如下　　4000系列数字电路,4008,4位二进制超前进位全加器　　注：40084位二进制超前进位全加器　　该电路包括4对二进制，还有一个最低位的进位输入端；输出端包括4位和输出以及这4位数的进位输出端。　　位的全加器如下图所示，片与片之间按串行方式进位，片内采用超前进位方式。也可增加一个超前进位发生器，使片与片之间也采用超前进位方式。　　两片4位全加(转载于:写论文网:数字电子技术实训报告)器的叠加使用，达到叠加效果。　　总体电路布局：　　C加法器设计　　两个一位二进制数相加，叫做半加，实现半加操作的电路，称为半加器。所谓“半加”，就是只考虑两个加数本身的求和，而没有考虑地位来的进位数。　　半加器逻辑图及符号　　全加器可用两个半加器和一个或门组成，如图所示。Ai和Bi在第一个半加器中相加，得出的和再跟Ci-1在第二个半加器中相加，即得出全加和Si。两个半加器的进位数通过或门输出作为本位的进位数Ci。　　全加器也是一种组合逻辑电路，其图形符号如下图所示　　。　　全加器逻辑图及符号　　四位二进制串行进位加法器逻辑图如下：　　实训报告　　实训名称：数字电子技术实习　　项目：30秒倒计时器　　专业：　　班级：　　组员：　　学号:　　指导老师：　　实习时间：