电平型异步时序逻辑电路.pptVIP

第5章 时序逻辑设计 5.1 时序逻辑设计的基本方法 5.2 建立原始状态 5.3 状态化简 5.3.2 完全定义状态化简方法 5.4 状态编码 5.5 确定激励函数及输出方程 5.5.2 求激励函数及输出函数 5.6 异步时序逻辑电路的设计 5.7 时序逻辑设计举例 5.7 时序逻辑设计举例 利异步清零功能的中规模N 进制计数器设计任意模值M（M＜N）计数分频器 时，只需将计数模值M 的二进制代码中1 的输出连接至判别门的输入端，即可实现模值为M 的计数分频器。可得如下电路： 图5-33中G1门为判别门，当第12个计数脉冲上升 沿输入后，74161 的状态进入到1100，则门G1输 出X= 0，作用于门G2和G3组成的基本触发器， 使Q 端为0，作用74161的CLRN端，则使74161异 步清零。在计数脉冲CP 下降沿到达后，又使门 G1输出Q=1，NQ =0。此后又在计数脉冲作用 下，从0000 开始计数，每当输入12 个脉冲电路 进入到1100，就通过74161的CLRN端使电路复 0，输出一个脉冲，实现模12 计数分频。 2．置位法 置位法适用于具有的置数控制端中规模集成器件， 以置入某一固定二进制数值的方法，从而N进制计数 跳越（N-M）个状态，实规模值为M的计数分频， 在其计数过程中，可将它输出的任何一个状态通过 译码，产生一个预置数控制信号反馈至预置数控制 端，在下一个CP脉冲作用下会把预置数输入端 DCBA的状态置入输出端，预置数控制信号消失 后，计数器从被置入的状态开始重新计数。 4 选触发器，求时钟、输出、状态、驱动方程 选用2个CP下降沿触发的JK触发器，分别用FF0、FF1表示。采用同步方案，即取： 输出方程 状态方程 比较，得驱动方程： 电路图 5 检查电路能否自启动 6 将无效状态11代入输出方程和状态方程计算： 电路能够自启动。 5.7.2 计数器设计 基本功能：记录某事件发生的次数。 用一个脉冲表示某事件发生，由计数器统计收到了多少个脉冲。输出当前计数值，供用户随时读取。 clk 计数脉冲输入，也作为电路的同步时钟。 data_out 计数值输出。 δ 计数增量控制。δ=1：计数增1； δ=0：计数增2。 ＋/－ 加/减法计数控制。为1：计数增加；为0：计数减少。 mod 计数模控制。Mod=0或1时，按不同的进制计数。 data_in 计数初始值输入。 load 计数初始值加载脉冲。 carry-_out 进位／借位输出。 carry_in 进位／借位输入。 例5-5用JK触发器设计一个按自然态序变化的7进制同步加法计数器，计数规则为逢七进一，产生一个进位输出 步骤1分析题意 输入： clk —— 计数脉冲，兼作电路的同步时钟； 输出： Q2Q1Q0 —— 当前计数值； Y —— 进位信号。 电路类型：Moore型。 步骤2 建立原始状态图和状态表 计数器要求有7 个记忆状态，且逢七进一。由此可以做出如图5-30 所示的原始状态转移图。由于模7计数器必须要有7个记忆状态，所以不需要再简化。 步骤3状态分配 表中不存在状态等效对，故是最简状态表。 共有7个状态，需要3个触发器。 S0～S6的状态代码采用计数值000～110。 由于在状态转移表中111状态未出现（偏离状态），作任意项x处理，如表5-14所示 表5-14例5-5状态转移表 x x x x 1 1 1 7 1 0 0 0 0 1 1 6 0 0 1 1 1 0 1 5 0 1 0 1 0 0 1 4 0 0 0 1 1 1 0 3 0 1 1 0 0 1 0 2 0 0 1 0 1 0 0 1 0 1 0 0 0 0 0 0 输出 Y(t) 次态 现态 输入 CP 步骤4选触发器，求时钟、输出、状态、驱动方程 因需用3位二进制代码，选用3个CP下降沿触发的JK触发器，分别用FF0、FF1、FF2表示 由于要求采用同步方案，故时钟方程为： 由表5-14可以做出次态卡诺图及输出函数的卡诺图 状态方程式 输出方程式： 与JK触发器的特性方程 比较之得得驱动方程式 步骤5检查电路能否自启动 将无效状态111代入状态方程式（5-13）计算, 可知111的次态为有效状态000，电路能够自启动 步骤6画逻辑电路图 5.7.3基于MSI器件实现任意模值计数器 应用N 进制中规模集成器件（MSI）实现任意模值M（M＜N）计数分频器时，主要是从N 进制计数器的状