实验用ISP器件以及EDA技术设计多功能数字钟.pptVIP

电子线路设计与测试 2010年12月  ISP器件的设计与应用 一、实验目的 掌握可编程逻辑器件的应用开发技术 ——设计输入、编译、仿真和器件编程； 熟悉一种EDA软件使用； 掌握Verilog设计方法； 掌握分模块分层次的设计方法； 用Verilog完成一个多功能数字钟设计。 二、实验任务：多功能数字钟设计（第16～18周） 已知条件 MAX+Plus II软件 FPGA实验开发装置(该装置可以提供3路时钟信号和译码显示电路） 基本功能 具有“秒”、“分”、“时”计时功能，小时按24小时制计时。 具有校时功能，能对“分”和“小时”进行调整。 扩展功能 仿广播电台正点报时。在59分51秒、53秒、55秒、57秒发出低音512Hz信号，在59分59秒时发出一次高音1024Hz信号，音响持续1秒钟，在1024Hz音响结束时刻为整点。 定时控制，其时间为23时58分； 选做内容 任意时刻闹钟（闹钟时间可设置） 自动报整点时数 二、实验任务：多功能数字钟设计（第16～18周） 三、数字钟设计分析-功能框图 秒计数器计满60后向分计数器进位 分计数器计满60后向小时计数器进位 小时计数器按照“24进制”规律计数 时分秒计数器的设计 分和秒计数器都是模M=60的计数器 其计数规律为00—01—…—58—59—00… 时计数器是一个24进制计数器 即当数字