第四节(第8节)_verilog_hdl_《电子设计自动化eda》资料.ppt

2008-9-1 EDA技术与DE2实践 * 3. 计数译码系统电路的设计 计数译码系统电路的结构图如图4.13所示，它是用Quartus II的图形编辑方式设计出来的。其中，u1和u2是两个cnt4e元件的例化模块名，相当于cnt4e系统电路板上的插座；u3和u4是Dec7s 元件的例化模块名，相当于Dec7s在系统电路板上的插座。x、q1、q2是电路中的连线。 2008-9-1 EDA技术与DE2实践 * 图4.13 计数译码系统电路的结构图 2008-9-1 EDA技术与DE2实践 * 用模块例化方式将cnt4e和Dec7s两种模块组成计数译码系统电路cnt_dec7s的源程序 cnt_Dec_v.v如下： module cnt_Dec_v（clk, clr, ena, cout, q）； input clk, clr, ena； output[15:0] q； output cout； reg [15:0J q； wire[3:0） ql,q2； wire x； 2008-9-1 EDA技术与DE2实践 * cnt4e u1（clk,clr,ena,x,q1）； //位置关联法的模 //块例化 cnt4e u2（clk,clr,x,cou