课件：VHDL开发的软工具介绍MAXlusⅡ.ppt

第三章 VHDL开发的软件工具介绍--MAX+plusⅡ 材料与能源学院微电子材料与工程系 第三章 VHDL开发的软件工具介绍--MAX+plusⅡ 材料与能源学院微电子材料与工程系 可编辑 第三章 VHDL开发的软件工具介绍--MAX+plusⅡ 材料与能源学院微电子材料与工程系 可编辑 第三章 VHDL开发的软件工具 介绍--MAX+plusⅡ §3.1 MAX+plusⅡ10.2 演示 §3.2 在MAX+plusⅡ下使用VHDL有关问题 §3.3 自学 1.书P255～264 2.课件--Max+Plus II 简易用户入门指南 举例：设计一个8位计数显示译码电路 层次化设计 把该电路分成三个模块： cnt4e.vhd----用VHDL编写4位二进制计数器源程序。 dec7s.vhd----用VHDL编写共阴极七段显示译码器源程序。 cnt_dec8.gdf----以cnt4.vhd、dec7s.vhd为元件，用原理图输入法设计顶层文件。 编辑4位二进制计数器VHDL源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY cnt4e IS PORT (clk,ena: IN STD_LOGIC; cout: OUT STD_LOGIC; q: BUFFER INTEGER RANGE 0 TO 15); END cnt4e; ARCHITECTURE one OF cnt4e IS BEGIN PROCESS(clk,ena) BEGIN IF clkEVENT AND clk=1 THEN IF ena=1 THEN IF q=15 THEN q=0; cout=0; ELSIF q=14 THEN q=q+1; cout=1; ELSE q=q+1; END IF; END IF; END IF; END PROCESS; END one; 编辑七段显示译码器VHDL源程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; ENTITY dec7s IS PORT (a: IN BIT_VECTOR(3 DOWNTO 0); led7s: OUT BIT_VECTOR(7 DOWNTO 0)); END dec7s; ARCHITECTURE one OF dec7s IS BEGIN PROCESS(A) BEGIN CASE A(3 DOWNTO 0) IS WHEN 0000 =LED7S WHEN 0001 =LED7S WHEN 0010 =LED7S WHEN 0011 =LED7S WHEN 0100 =LED7S WHEN 0101 =LED7S WHEN 0110 =LED7S WHEN 0111 =LED7S WHEN 1000 =LED7S WHEN 1001 =LED7S WHEN 1010 =LED7S WHEN 1011 =LED7S WHEN 1100 =LED7S WHEN 1101 =LED7S WHEN 1110 =LED7S WHEN 1111 =LED7S WHEN OTHERS=NULL; END CASE; END PROCESS; END one; 设计8位计数显示顶层文件 在图形编辑框中，调出两个cnt4e元件符号和两个dec7s元件符号及输入(INPUT)和输出(OUTPUT)元件符号，然后连接成系统。 编译仿真顶层文件 下载顶层文件，硬件仿真验证 在MAX+plusⅡ下使用VHDL有关问题 3.2.1 创建文件时应注意的问题 3.2.2 编程过程中应注意的问题 3.2.3 编译过程中应注意的问题 3.2.4 波形仿真时应注意的问题