中规模集成时序逻辑电路 .ppt

§ 8-1 寄存器和锁存器 基本寄存器 8.2.2 移位寄存器应用实例 1、 串行－并行转换：利用双向移位寄存器74194、非门、锁存器进行串行－并行转换。 片I的D1D2D3＝011，片II的D4D5D6D7＝1111。片I和片II的S0接1，片II的Q7反相后接到S1。则Q7＝1时，右移； Q7＝0时，并入。 那么右移6次，第7次并入。 对于锁存器，G=1时，电路接收输入； G=0时，电路锁存。片II的Q7反相后接到锁存器的G端，即Q7＝1时，电路锁存， Q7＝0时，电路接收数据。 2、并行－串行转换： 并行输入： S1 S0＝11， 其中S0 始终为1，S1 ＝1由启动脉冲（负脉冲）实现。 串行输出： S1 S0＝01， S1 ＝0由片1和片2的Q的逻辑与实现。由于7次移动中，始终有一个Q为0，使得S1 ＝0 。 3、串行输入的二进制数据至BCD码的转换 例8－1：二进制－8421BCD码转换电路。 用JK触发器实现。 本题作为参考内容。 4、脉冲分配器 8.3.2.2　同步二进制计数器 FA触发器是T’触发器，因此是二进制计数器。 FB、FC、FD是异步时序逻辑电路，用脉冲型异步时序逻辑电路的分析方法，可以得到它的功能是五进制计数器。 (a) 8421 BCD码接法 将二进制计数器的输出接到五进制计数器的计数脉冲输入CP，即构成了十进制的计数器。 另外，由于二进制的QA是最低位， QB、QC、QD是高位，因此QD QC QB QA构成了8421的BCD码的十进制计数器。 (b) 5421 BCD码接法 将五进制计数器的输出接到二进制计数器的计数脉冲输入CP，即构成了十进制的计数器。 另外，由于二进制的QA是最高位， QB、QC、QD是低位， QD QC QB每来五个脉冲， QA才变化一次，因此QA QD QC QB 构成了5421的BCD码的十进制计数器。 例8-2 用7490构成九进制计数器(8421BCD码) 例8-3 用7490构成64进制计数器(5421BCD码) 3位异步二进制法计数器 JK触发器构成的3位异步二进制加计数器（用CP脉冲下降沿触发） ① 电路组成 ② 工作原理 ③ 计数器的状态转换表 0 0 0 0 8 7 1 1 1 7 6 1 1 0 6 5 1 0 1 5 4 1 0 0 4 3 0 1 1 3 2 0 1 0 2 1 0 0 1 1 0 0 0 0 0 等效十进制数 Q2 Q1 Q0 CP顺序 ④ 时序图 ⑤ 状态转换图 圆圈内表示Q2Q1Q0的状态 用箭头表示状态转换的方向 ⑥ 结论 　如果计数器从000状态开始计数，在第八个计数脉冲输入后，计数器又重新回到000状态，完成了一次计数循环。所以该计数器是八进制加法计数器或称为模8加法计数器。 　　如果计数脉冲CP的频率为f0，那么Q0输出波形的频率为1/2f0，Q1输出波形的频率为1/4 f0，Q2输出波形的频率为1/8 f0。这说明计数器除具有计数功能外，还具有分频的功能。 2、异步二进制减计数器 　　必须满足二进制数的减法运算规则：0-1不够减，应向相邻高位借位，即10-1＝1。 　　组成二进制减法计数器时，各触发器应当满足：　　 ① 每输入一个计数脉冲，触发器应当翻转一次（即用T′触发器）； 　　② 当低位触发器由0变为1时，应输出一个借位信号加到相邻高位触发器的计数输入端。 （1）JK触发器组成的3位异步二进制减法计数器 （用CP脉冲下降沿触发）。 （2）D触发器构成的3位异步二进制减法计数器 （用CP脉冲上升沿触发）。 　　异步二进制计数器的构成方法可以归纳为： 　　① N位异步二进制计数器由N个计数型（T′）触发器组成。 　　②若采用下降沿触发的触发器 　　加法计数器的进位信号从Q端引出 　　减法计数器的借位信号从Q端引出 　　若采用上升沿触发的触发器 　　加法计数器的进位信号从Q端引出 　　减法计数器的借位信号从Q端引出 　　N位二进制计数器可以计2N个数，所以又可称为2N进制计数器。 优点：电路简单、可靠 缺点：进位（或借位）信号是逐级传送的，工作频率不能太高；速度慢 异步计数器的优缺点： 3、异步二进制可逆计数器 　　由加减控制信号X控制： X=1：加计数 X=0：减计数 因此是加计数器和减计数器的组合。 由于加计数器和减计数器的区别只是高位的进位或