数字系统设计与CPLD第四章-MAXPLUS.ppt

第四章 Altera可编程逻辑器件的开发软件 Max＋plus II软件 　　　Max+plusII是Altera公司推出的的第三代PLD开发系统(Altera第四代PLD开发系统被称为：QuartusII），主要用于设计新器件和大规模CPLD/FPGA).使用该软件的设计者不需精通器件内部的复杂结构。设计人员可以用自己熟悉的设计工具（如原理图输入或硬件描述语言）建立设计，MAX+PLUSII把这些设计转自动换成最终所需的格式。其设计速度非常快。对于一般几千门的电路设计，使用MAX+PLUSII，从设计输入到器件编程完毕，用户拿到设计好的逻辑电路，大约只需几小时。设计处理一般在数分钟内内完成。特别是在原理图输入等方面，它被公认为是最易使用，人机界面最友善的PLD开发软件，特别适合初学者使用。 设计实例 1 秒－分计数器和显示装置 Max＋plus II软件使用 2)建立一个新的图形文件 3) 输入图元和宏功能符号 双击出现如下的图框 4) 摆放元件 5) 连线 6) 命名 74160的波形图（十进制计数器） 7)编译 7)仿真 生成波形文件 Enter Node from SNF Grid size尺寸 设置时钟信号 设置其它数据并仿真 波形分析 ８形成一个默认的逻辑符号 设计七段码译码器 VHDL程序 -- ------------------------------------------------------------------------------------ -- DESCRIPTION : BIN to seven segments converter -- segment encoding -- a -- +---+ -- f | | b -- +---+ - g -- e | | c -- +---+ -- d -- Enable (EN) active : high -- Outputs (data_out) active : low -- Download from : ------------------------------------------------------------------------------------ library IEEE; use IEEE.std_logic_1164.all; entity sev_seg is port ( data_in : in std_logic_vector (3 downto 0); EN : in std_logic; data_out : out std_logic_vector (6 downto 0) ); end entity; architecture bin27seg_arch of sev_seg is begin process(data_in, EN) begin data_out = (others = 1); if EN=1 then case data_in is when 0000 = data_out = 1000000; -- 0 when 0001 = data_out = 1111001; -- 1 when 0010 = data_out = 0100100; -- 2 when 0011 = data_out = 0110000; -- 3 when 0100 = data_out = 0011001; -- 4 when 0101 = data_out = 0010010; -- 5 when 0110 = data_out = 0000011; -- 6 　　　 when 0111 = data_out = 1111000; -- 7 when 1000 = data_out = 0000000; -- 8 when 1001 = data_out = 0011000; -- 9 when 1010 = data_out = 0001000; -- A when 1011 = data_out = 000